具有改进特性的碳化硅MOSFET晶体管器件及对应的制造方法与流程

具有改进特性的碳化硅mosfet晶体管器件及对应的制造方法
技术领域
1.本公开涉及一种具有改进特性的碳化硅mosfet晶体管器件以及对应的制造方法。


背景技术：

2.已知电子半导体器件，具体是例如用于电子功率应用的mosfet晶体管(金属氧化物半导体场效应晶体管)，其从碳化硅衬底开始制造。
3.由于碳化硅良好的化学物理性能，上述器件被证明是有利的。例如，一般来说，碳化硅比通常用于电子设备的硅具有更宽的带隙。因此，即使具有相对较小的厚度，碳化硅也具有比硅更高的击穿电压，由此可有利地用于高压、大功率和高温应用。
4.具体地，由于其晶体质量和大规模可用性，具有六方多晶型的碳化硅(4h-sic)可用于电子电源应用。
5.然而，碳化硅半导体器件的制造受到一些问题的影响。
6.例如，碳化硅的结晶质量问题可代表获得高产量的障碍，这通常可证明产量低于从硅开始制造的类似器件，从而导致生产成本的增加。
7.具体地，已经示出，可靠性问题与氧化硅(sio2)和碳化硅(4h-sic)之间的界面处产生的高电场有关。
8.图1示出了表示为1的用于功率应用的垂直型mosfet器件(具体是n沟道vdmos(垂直双扩散金属氧化物半导体)器件)的基础或基本结构(所谓的单元)的一部分，包括：这里未示出的半导体材料衬底(具体是碳化硅4h-sic)，其被重掺杂(例如，具有n+型掺杂，具有高掺杂浓度，例如高于10
18
atoms/cm3)；以及外延层(称为漂移层)2，也由碳化硅制成，具有与衬底相同的导电类型，并且覆盖在衬底上，具有较低的掺杂浓度(n-)。衬底用作mosfet器件1的漏极，并且外延层2构成其限定顶表面2a的表面延伸。
9.mosfet器件1的每个单元均包括：本体阱4，具有与外延层2相反的导电性(在该示例中为p型)；以及源极区域5，在顶表面2a处布置在本体阱4内，具有与衬底2相同的导电类型和高掺杂浓度(n
+
)。
10.外延层2的表面部分通常被称为jfet区域，其布置在顶表面2a处并夹置在相邻的本体阱4之间。
11.器件1还包括栅极结构6，栅极结构6由栅极介电区域7和栅电极8构成，栅极介电区域7例如为氧化硅，其形成在jfet区域上并且与本体阱4和源极区域5部分重叠，栅电极8设置在栅极介电区域7上。
12.介电材料区域9(例如，场氧化物)覆盖在栅电极8上；通过该介电材料区域9限定的电接触区域11被设计为接触源极区域5的表面部分。
13.源极金属化层12被布置为与前述电接触区域11接触；此外，以未示出的方式，漏极金属化层从背面接触衬底，并且栅极金属化层(设置在通过介电材料区域9提供的接触开口内)接触栅电极8。
14.mosfet器件1的每个单元的沟道被形成在对应本体阱4的直接设置在栅电极8下方
的部分中，并且在一侧由源极区域5和本体阱4之间的结来界定，以及在另一侧由同一本体阱4和jfet区域之间的结来界定。
15.栅电极8被电容性地耦合到沟道以调制其导电类型；具体地，向栅电极8施加适当电压允许引起沟道反转，并由此通过沟道和漂移层为源极区域5(器件的第一电流传导区域)和衬底(器件的第二电流传导区域)之间的电子创建传导路径。
16.影响碳化硅mosfet器件的一个问题与由于可能的晶体缺陷而导致的电场增加有关，其中电场倾向于在绝缘材料中增加，具体是jfet区域的中部的栅极介电区域7中增加，尤其在反向偏置配置的情况下。
17.图2示出了上述限定区域中的介电材料内的电场趋势，其用e来表示。jfet区域的中心区的电场增加明显，甚至可能出现导致介质击穿的水平，由此危及mosfet器件的可靠性。
18.用于克服上述问题的已知解决方案设想通过以下一种或多种方法来降低碳化硅和栅极介电区域之间的界面处的电场：增加外延层(漂移层)的厚度；减小外延层的掺杂；以及减小相邻本体阱之间的距离，并由此减小jfet区域的宽度。
19.然而，上述解决方案并不完全令人满意，因为它们通常遭遇mosfet器件的导通电阻的意外增加，并且对制造工艺的成本和效率具有不可忽略的影响。


技术实现要素：

20.本公开提供了解决或至少部分地解决或克服上述一个或多个问题的各种实施例。
21.根据本公开，由此提供了一种碳化硅mosfet晶体管器件以及对应的制造工艺。
22.在至少一个实施例中，提供了一种mosfet晶体管器件，包括具有第一导电类型的碳化硅功能层。栅极结构被形成在所述功能层的顶表面上，并且每个栅极结构均包括介电区域和电极区域。在所述功能层内形成具有第二导电类型的本体阱，并且本体阱通过所述功能层的表面分离区域而彼此分离。具有所述第一导电类型的源极区域形成在所述本体阱内，横向地且部分地位于相应的栅极结构下方。在相应的栅极结构下方，改性掺杂区域居中地布置到所述功能层的表面分离区域。改性掺杂区域具有所述第一导电类型，与功能层的浓度相比，其净掺杂浓度降低。
23.在至少一个实施例中，提供了一种用于制造mosfet晶体管器件的方法，包括：形成具有第一导电类型的碳化硅功能层；在所述功能层的顶表面上形成栅极结构，每个栅极结构均包括介电区域和电极区域；在所述功能层内形成具有第二导电类型的本体阱，本体阱通过所述功能层的表面分离区域彼此分离；在所述本体阱内形成具有所述第一导电类型的源极区域，横向地且部分地位于相应的栅极结构下方；以及在相应的栅极结构下方，形成改性掺杂区域，其被居中地布置到所述功能层的表面分离区域，所述改性掺杂区域具有所述第一导电类型，与功能层的浓度相比，其净掺杂浓度降低。
附图说明
24.为了更好地理解本公开，现在仅通过非限制性示例并参考附图描述其优选实施例，其中：
25.图1是已知类型的mosfet器件的一部分的截面图；
26.图2示出了图1的mosfet器件的jfet区域中的电场趋势；
27.图3是根据本方案的一个实施例的mosfet器件的截面图；
28.图4示出了与已知类型的mosfet器件中的电场趋势相比的图3的mosfet器件的jfet区域中的电场趋势；
29.图5a-图5b是根据第一实施例的制造工艺的连续步骤中的mosfet器件的截面图；以及
30.图6a-图6c是根据不同实施例的制造工艺的连续步骤中的mosfet器件的截面图。
具体实施方式
31.如将在下文中详细描述的，本发明解决方案的一个方面设想通过在mosfet器件(尤其是4h-sic多型碳化硅功率mosfet晶体管)的jfet区域中引入改性掺杂区域来降低栅极介电区域中的电场，特别是在反向偏置条件下。改性掺杂区域是净掺杂浓度与提供jfet区的外延层的浓度相比降低的区域。
32.图3示出了mosfet器件20，尤其是用于大功率应用的n沟道垂直晶体管。
33.mosfet器件20被设置在半导体材料(具体是碳化硅，更具体是4h-sic多型)的管芯中，并且包括：衬底(或结构层)22，其被重掺杂(n
+
型掺杂)；以及功能层24，布置在衬底22上并具有与衬底22相同的导电类型和较低的浓度(例如，n-型掺杂)。例如，具有顶表面24a的功能层24使用外延技术在衬底22上生长，并与衬底22一起提供mosfet器件20的漏极(即，同一器件的第一电流传导区域)；具体地，该功能层24限定mosfet器件20的所谓漂移层。适当导电材料的漏极接触件(此处未示出)被耦合在衬底22下方(即，沿垂直方向z在与功能层24相对的一侧)。
34.mosfet器件20的多个功能单位或单元被形成在功能层24的有源区内；例如，这些单元可在纵向y(在与图3的截面的横向x和前述垂直方向z正交的方向上，对应于mosfet器件20的厚度)上具有大体呈条状的延伸。
35.每个功能单元均包括：本体阱26，具有与功能层24相反的导电性(在该示例中为p-型)；以及源极区域27，在顶表面24a处布置在本体阱26内，具有与衬底22相同的导电类型(以及高浓度，在该示例中为n
+
型掺杂)，并且限定同一器件的第二电流传导区域。在该示例中，每个本体阱26和源极区域27被mosfet器件20的两个连续功能单元共享。
36.此外，漏极区域28具有与本体阱26相同的导电类型和高掺杂(在该示例中为p
+
类型)，其在功能层24的顶表面24a处布置在一个或多个相同的本体阱26内。
37.单元间或jfet区域29对应于功能层24布置在两个相邻的本体阱26之间的部分。
38.每个功能单元还包括栅极结构30，栅极结构30布置在顶表面24a上，与jfet区域29重叠并且部分地与本体阱26和源极区域27重叠，具体是布置在本体阱26的沟道区域的顶部上(该沟道区域在一侧由源极区域27和本体阱26之间的结界定，并且在另一侧由本体阱26和jfet区域29之间的结界定)。在该示例中，栅极结构30被mosfet器件20的两个相邻单元共享。
39.更详细地，例如沿着纵向y具有条状构造的栅极结构30包括栅极介电区域31和栅电极区域32，栅极介电区域31包括例如氧化硅(sio2)并且布置在功能层24的前表面24a上，栅电极区域32与栅极介电区域31重叠并且具有与同一栅极介电区域31基本相同的横向尺
寸。
40.介电材料的钝化层35被布置在栅极结构30上，并且通过相同的钝化层35在下层的源极区域27处限定源极接触开口36以及在下层的漏极区域28处限定本体接触开口37。电接触区域38被布置在前述源极接触开口36和本体接触件开口37中，分别提供与下层的源极区域27和漏极区域28的欧姆型的电接触。
41.mosfet器件20还包括一致型的源极金属化层39，例如包括铝，其在整个有源区中布置在钝化层35上，并且尤其设置在源极接触开口36和本体接触开口37内，以便接触相应的电接触区域38，从而接触源极区域27和漏极区域28。
42.以未示出的方式，提供进一步的电接触区域，在正面用于与栅电极32的电连接(也延伸穿过钝化层35)，并且在背面用于与漏极接触件的电连接。
43.根据本发明解决方案的一个特定方面，mosfet器件20还包括改性掺杂区域40，其在顶表面24a处布置在功能层24的分离相邻本体阱26的表面部分内，即，在jfet区域29内，在相应的栅极结构30下方，具体是在对应的栅极介电区域31下方。
44.在所示的实施例中，前述改性掺杂区域40相对于相应jfet区域29居中地布置；备选地，如下文将要讨论和说明的，相同的改性掺杂区域40可横向延伸到相应jfet区域40的整个宽度，终止于相应相邻单元的本体阱26处。
45.此外，前述改性掺杂区域40在垂直方向z上具有的厚度相对于本体阱26的厚度较小(即，相对于相同本体阱26和功能层24之间的本体结沿垂直方向z的位置)；前述改性掺杂区域40的厚度可包括在本体阱26的厚度的10％和50％之间。
46.详细地，改性掺杂区域40具有与功能层24相同的导电类型，并且与同一功能层24的浓度相比，净掺杂浓度降低。具体地，改性掺杂区域40的掺杂浓度包括在功能层24的掺杂浓度的5％到50％之间，例如，等于功能层24的掺杂浓度的20％。
47.如下文将要讨论的，前述改性掺杂区域40可通过功能层24的n型掺杂的局部和部分地去激活来获得，特别是通过局部注入。这种局部注入可具有相反的导电类型(p类型)，例如利用铝原子或一些其他适当的材料，为功能层24提供局部反向掺杂；或者，它们会对功能层24造成局部损坏。
48.备选地，可通过在功能层24的顶表面24a处利用适当且特定的掺杂专门生长外延层来获得改性掺杂区域40。
49.在任何情况下，布置在栅极结构30下方和jfet区域29内的前述修改掺杂区域40的存在使得能够减小对应栅极介电区域31中的电场，具体是在mosfet器件20的反向偏置的条件下。
50.在这方面，图4用一条连续线示出了存在改性掺杂区域40的情况下栅极介电区域31内的电场沿横向的趋势；相反，为了通过示例进行比较，用虚线表示的是不存在改性掺杂区域40的传统解决方案中的相同栅极介电区域31中的电场趋势。通过对这两种趋势的调查，jfet区域29中电场的减小是明显的(由圆形框突出显示)；有利地，这种减小足以防止电介质击穿，从而保护mosfet器件20的可靠性。
51.需要强调的是，本发明的申请人已经证明，电场减小的有益效果不涉及对mosfet器件20的击穿特性的任何实质性修改，击穿电压和阈值电压的值实际上基本上没有改变。换句话说，可以在mosfet器件20的击穿电压值和阈值电压值保持不变的情况下获得电场的
减小。
52.此外，需要指出的是，即使少量(例如，不高于10％)地减小电场也足以保证显著提高mosfet器件20的可靠性。这尤其重要，因为电场的过度减小可能导致mosfet器件20的导通状态电阻(ron)的不期望增加。因此，在任何情况下都可以在电场减小的有益效果和导通状态电阻的不期望增加之间实现良好的折衷。
53.现在讨论用于制造mosfet器件20的可能工艺，特别是关于前述改性掺杂区域40的形成。
54.在第一实施例中，通过在mosfet器件20的jfet区域29中执行适当的局部注入来获得改性掺杂区域40，其目的在于使相同mosfet器件20的功能层24的n型掺杂部分地去激活。
55.如图5a所示，制造工艺首先以本身已知的方式设想：通过注入p型的掺杂原子(例如，铝原子)在功能层24中形成本体阱26；通过n型的掺杂原子(例如，磷原子)的相应注入，在相同的本体阱26内形成源极区域27；以及通过利用高掺杂剂量的p型掺杂原子的相应注入，在功能层24的顶表面24a处的一个或多个本体阱26内形成漏极区域28。
56.接下来，参考图5b，根据本发明解决方案的一个方面，通过在相邻本体阱26之间的jfet区域29中注入p型(例如，铝或硼原子)来提供改性掺杂区域40；掺杂原子的导电性与功能层24的导电性相反的这种注入(在这种情况下为n型)执行反向掺杂，因此使功能层24的掺杂部分地去激活，从而形成改性掺杂区域40，净掺杂浓度降低。
57.在掺杂剂的热活化之后，工艺以本身已知的方式进行，在功能层24上形成栅极结构30(通过沉积和随后限定用于形成栅极介电区域31和栅电极32的介电层和金属层，然后沉积钝化层35)。此外，形成电接触区域38(在正面和背面)以提供源极、栅极和漏极接触件，然后形成源极金属化层39(由此限定先前参考图3示出的结构)。
58.前述制造工艺的一种变型设想通过将硅原子注入jfet区域29获得改性掺杂区域40的形成，这被设计为破坏并由此去激活感兴趣区域中的掺杂，最终结果是再次获得相同改性掺杂区域40降低的净掺杂浓度。
59.相反，不同的实施例设想通过以期望的掺杂浓度(低于为功能层24设想的浓度)外延生长表面层来形成前述改性掺杂区域40。
60.如图6a所示，前述制造工艺设想在衬底22上生长第一外延层24'，具有mosfet器件20的漂移层期望的导电性和期望的掺杂浓度(在该示例中为n-型)；应注意，该第一外延层24'的厚度略小于mosfet器件20的功能层24作为整体所希望的厚度。
61.然后，如图6a再次所示，根据本发明解决方案的一个方面，在第一外延层24'上生长第二薄外延层24”(其厚度使得，如果与第一外延层24'的厚度相加，则获得功能层24的期望厚度)。具体地，该第二外延层24”以连续方式生长并限定功能层24的前表面24a，具有n型导电性(如功能层24)，与第一外延层24'相比，期望的掺杂浓度降低，对应于改性掺杂区域40期望的净掺杂浓度；换句话说，如下文所示，在这种情况下，改性掺杂区域40本身由前述第二外延层24”的部分来限定。
62.接下来，如图6b所示，通过离子注入形成本体阱26、源极区域27和漏极区域28。具体地，假设在前表面24a处存在前述第二外延层24”，适当地调整被注入区域的表面掺杂的密度，以考虑在相同的第二外延层24”中已经存在的掺杂，从而获得期望的掺杂浓度(表面掺杂密度的这种调整在图6b中示意性示出)。
63.应注意，在前述离子注入结束时，改性掺杂区域40保留在本体阱26之间，由第二外延层24”保留在相同本体阱26之间的部分构成(在这种情况下，这些改性掺杂区域40因此横向延伸，直到它们在横向x上横跨jfet区域29的整个宽度接触到本体阱26)。
64.同样在这种情况下，该工艺以本身已知的方式进行，在功能层24上形成栅极结构30，形成电接触区域38以形成源接触件、栅极接触件和(本文未示出的)漏极接触件，并且形成源极金属化层39，从而限定图6c所示的mosfet器件20。
65.上文的描述清楚地示出了本方案的优点。
66.在任何情况下，需要再次强调的是，上述方案能够改进从碳化硅衬底(特别是4h-sic多型)构建的mosfet晶体管器件的性能和可靠性。
67.具体地，本方案允许解决与在氧化硅(sio2)和碳化硅(4h-sic)之间的界面处，具体是在mosfet晶体管器件的jfet区域的中心，形成的高电场相关的可靠性问题。
68.有利地，通过保持mosfet晶体管器件的击穿特性不变来获得前述电场的减小。
69.因此，根据本发明解决方案获得的最终mosfet晶体管器件可在各种应用领域中找到有利用途，诸如具有功率因数校正(pfc)的电源和不间断电源(ups)、光伏系统、能量分配系统、工业电机和电动汽车。
70.mosfet晶体管器件可概括为包括：碳化硅的功能层(24)，具有第一导电类型；栅极结构(30)，形成在所述功能层(24)的顶表面(24a)上，并且每个栅极结构均包括介电区域(31)和电极区域(32)；本体阱(26)，具有第二导电类型，形成在所述功能层(24)内，本体阱通过所述功能层(24)的表面分离区域(29)彼此分离；源极区域(27)，具有所述第一导电类型，形成在所述本体阱(26)内，横向地且部分地位于相应的栅极结构(30)下方，其特征在于进一步包括改性掺杂区域(40)，位于相应的栅极结构(30)下方，改性掺杂区域被居中地布置到所述功能层(24)的表面分离区域(29)；所述改性掺杂区域(40)具有所述第一导电类型，与功能层(24)的浓度相比，净掺杂浓度降低。
71.改性掺杂区域(40)的净掺杂浓度可包括在功能层(24)的掺杂浓度的5％到50％之间。改性掺杂区域(40)的净掺杂浓度可等于功能层(24)的掺杂浓度的20％。在相应的栅极结构(30)的介电区域(31)下方，所述改性掺杂区域(40)可被布置在相对于表面分离区域(29)的中心处。所述改性掺杂区域(40)可横向于相应表面分离区域(29)的整个宽度延伸，终止于本体阱(26)处。横向于顶表面(24a)，所述改性掺杂区域(40)在垂直方向(z)上的厚度可小于本体阱(26)的厚度。改性掺杂区域(40)的厚度可包括在本体阱(26)的厚度的10％到50％之间。所述表面分离区域(29)可以是所述mosfet晶体管器件(20)的jfet区域。
72.一种用于制造mosfet晶体管器件(20)的方法可总结为包括：形成具有第一导电类型的碳化硅的功能层(24)；在所述功能层(24)的顶表面(24a)上形成栅极结构(30)，每个栅极结构均包括介电区域(31)和电极区域(32)；在所述功能层(24)内形成具有第二导电类型的本体阱(26)，通过所述功能层(24)的表面分离区域(29)彼此分离；在所述本体阱(26)内形成具有所述第一导电类型的源极区域(27)，源极区域横向地且部分地位于相应的栅极结构(30)下方，其特征在于进一步包括在相应的栅极结构(30)下方形成改性掺杂区域(40)，改性掺杂区域被居中地布置到所述功能层(24)的表面分离区域(29)；所述改性掺杂区域(40)具有所述第一导电类型，与功能层(24)的浓度相比，净掺杂浓度降低。
73.改性掺杂区域(40)的净掺杂浓度可包括在功能层(24)的掺杂浓度的5％到50％之
间。改性掺杂区域(40)的净掺杂浓度可等于功能层(24)的掺杂浓度的20％。所述改性掺杂区域(40)可被形成在相对于表面分离区域(29)的中心处。
74.用于制造mosfet晶体管器件的方法可包括形成所述改性掺杂区域(40)，在横向于顶表面(24a)的垂直方向(z)上，所述改性掺杂区域(40)的厚度小于本体阱(26)的厚度。
75.改性掺杂区域(40)的厚度可包括在本体阱(26)的厚度的10％到50％之间。形成所述改性掺杂区域(40)可包括在所述表面分离区域(29)中执行局部注入，用于部分地去激活功能层(24)的第一导电类型的掺杂。执行局部注入可包括在表面分离区域(29)中执行具有第二导电类型的原子的注入，所述注入提供反向掺杂，从而使功能层(24)的掺杂部分地去激活，由此使得形成净掺杂浓度降低的改性掺杂区域(40)。执行局部注入可包括在表面分离区域(29)中执行硅原子的注入，其被设计为破坏并由此去激活表面分离区域(29)中的掺杂，从而形成净掺杂浓度降低的改性掺杂区域(40)。形成所述功能层(24)可包括在衬底(22)上形成具有所述第一导电类型和所述功能层(24)期望的掺杂浓度的第一外延层(24')；并且形成所述改性掺杂区域(40)可包括在第一外延层(24')上形成第二外延层(24”)，对应于改性掺杂区域(40)期望的净掺杂浓度，其具有所述第一导电类型和降低的掺杂浓度。形成所述本体阱(26)和形成所述源极区域(27)可包括：在所述功能层的表面部分中执行相应的注入，调整被注入区域的表面掺杂的密度，以便考虑第二外延层(24”)中已经存在的掺杂。所述改性掺杂区域(40)可横向于相应的表面分离区域(29)的整个宽度延伸，终止于本体阱(26)处。
76.最后，很清楚，可以对本文描述和说明的内容进行修改和变更，而不偏离本公开的范围。
77.具体地，需要强调的是，本方案可以在不同的碳化硅mosfet晶体管器件中找到有利的应用，诸如信号或功率vdmos器件、igbt(包括mosfet晶体管)、ip(智能功率)mosfet，例如用于汽车应用，通常在n沟道和p沟道mosfet晶体管中。
78.可以组合上述各种实施例以提供进一步的实施例。根据上面的详细描述，可以对实施例进行这些和其他改变。一般而言，在以下权利要求中，所使用的术语不应被解释为将权利要求限于说明书和权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及这些权利要求所要求的全部等同范围。因此，权利要求不受本公开的限制。