半导体装置的制作方法

1.本发明涉及半导体装置，尤其涉及包含磁性随机存取存储器单元的半导体装置以及其形成方法。


背景技术：

2.半导体存储器用于电子应用产品的集成电路中，电子应用产品包含例如收音机、电视、手机和个人计算装置。半导体存储器的一种类型为磁性随机存取存储器(magnetoresistive random access memory；mram)，其涉及结合半导体技术、磁性材料和磁性装置的自旋电子装置。利用电子自旋的磁力矩以定义位元数值。mram单元通常包含磁性穿隧接面(magnetic tunnel junction；mtj)堆叠，其包含由薄绝缘体所隔开的两个铁磁体。


技术实现要素：

3.在一范例样态中，提供一种半导体装置，包含第一导电特征部件，于半导体基板上，底部电极，于第一导电特征部件上，磁性穿隧接面堆叠，于底部电极上，顶部电极，于磁性穿隧接面堆叠上，以及间隔物，包含第一钝化层，接触顶部电极的侧壁、磁性穿隧接面堆叠的侧壁以及底部电极的侧壁，第一钝化层包含第一介电材料，第二钝化层，于第一钝化层上，第二钝化层包含导电材料，以及第三钝化层，于第二钝化层上，第二钝化层包含第一介电材料。
4.在另一个范例样态中，提供一种半导体装置，包含第一导电特征部件，于半导体基板上，底部电极，于第一导电特征部件上，磁性穿隧接面堆叠，于底部电极上，顶部电极，于磁性穿隧接面堆叠上，以及间隔物，接触顶部电极的一侧壁、磁性穿隧接面堆叠的侧壁以及底部电极的侧壁，间隔物包含非晶碳，以及导电特征部件，接触顶部电极。
5.在另一个范例样态中，提供一种半导体装置的形成方法，包含形成底部电极层于半导体基板上，形成磁性穿隧接面膜片堆叠于底部电极层上，形成顶部电极层于磁性穿隧接面膜片堆叠上，图案化顶部电极层、磁性穿隧接面膜片堆叠以及底部电极层以形成磁性随机存取存储器单元，沉积第一氮化物层于磁性随机存取存储器单元上，沉积金属层于第一氮化物层上，沉积第二氮化物层于金属层上，以及图案化第一氮化物层、金属层以及第二氮化物层以在磁性随机存取存储器单元的侧壁上形成间隔物，其中图案化的操作暴露顶部电极层的顶面以及侧壁。
附图说明
6.本公开的各项层面在以下的实施方式搭配附带的图示一同阅读会有最好的理解。需要强调的是，依据产业的标准惯例，许多特征并没有按比例描绘而仅为描绘性的目的。事实上，为了讨论的清晰度，许多特征的尺寸可为任意的增加或缩减。
7.图1根据一些实施例，为半导体装置的方块图。
8.图2根据一些实施例，为半导体装置的剖面图。
9.图3、图4、图5、图6、图7、图8、图9、图10a、图10b、图11a、图11b、图12、图13、图14、图15、图16a以及图16b根据一些实施例，为制造半导体装置的中间阶段的剖面图。
10.图17a、图17b、图18a、图18b、图19、图20、图21、图22、图23a以及图23b根据一些实施例，为制造半导体装置的中间阶段的剖面图。
11.附图标记如下：
12.50,250：半导体装置
13.50l：逻辑区
14.50m：存储器区
15.52：mram阵列
16.54：列解码器
17.56：行解码器
18.58：mram单元
19.60：半导体基板
20.62：装置
21.64：层间介电层
22.66：接点插塞
23.68：内连结构
24.102,108,150,160,172：金属间介电层
25.104,164,174：导电特征部件
26.106,170：蚀刻停止层
27.106a：阻隔硅化子层
28.106b：氧化铝子层
29.110,164v,174v：导孔
30.112：导电区
31.114：导电阻挡层
32.116：底部电极层
33.118：磁性穿隧接面膜片堆叠
34.118a：反铁磁层
35.118b：固定层
36.118c：穿隧阻挡层
37.118d：自由层
38.120：顶部电极层
39.122：硬掩模层
40.124：光刻胶/光敏感掩模
41.124a：底层
42.124b：中间层
43.124c：顶层
44.130：凹槽
45.132：底部电极
46.134：磁性穿隧接面元件/磁性穿隧接面堆叠
47.136：顶部电极
48.140,240：间隔物
49.142：第一钝化层
50.144：第二钝化层
51.146：第三钝化层
52.152,162：抗反射层
53.164l,174l：导线
54.242：钝化层
55.500,502：区域
56.bl：位元线
57.d1：第一深度
58.d2：第二深度
59.h1：第一高度
60.h2：第二高度
61.h3：第三高度
62.h4：第四高度
63.l1,l2,l3,l4,l5,l6：金属线
64.m1,m2,m3,m4,m5,m6：金属化层
65.t1：第一厚度
66.t2：第二厚度
67.t3：第三厚度
68.t4：第四厚度
69.t5：第五厚度
70.t6：第六厚度
71.v1,v2,v3,v4,v5,v6：通孔/金属通孔
72.wl：字元线
具体实施方式
73.以下公开内容提供了用于实施所提供的不同特征的许多不同实施例或实例。以下所描述的部件和布置等的特定实例，用以简化本公开内容。当然，其仅为实例而非用于限定公开。例如，以下描述中在第二特征部件上方或之上形成第一特征部件，可以包括第一特征部件和第二特征部件形成为直接接触的实施例，亦可以包括在第一特征部件与第二特征部件之间形成其他特征部件，使得第一特征部件和第二特征部件不直接接触的实施例。另外，本公开在各种实例中重复使用参考数字及/或字母。该重复使用是为了简单和清楚的目的，本身并不代表所论述的各种实施例及/或配置之间的关系。
74.进一步而言，例如“之下”，“下部”，“下方”，“上部”，“上方”等等空间上相对关系的用语，在此是为了描述便利性，用以使本公开更容易地描述附图中一个元件或者特征部件
与另一元件或者特征部件间的关系。空间相对性用语在除了涵盖装置在附图所描述的方位外，亦涵盖在操作当中或使用当中的装置的不同方位。设备可以以其他方式方位(旋转90度或在其他方向上)，并且可以类似地相应解释在此使用的空间相对性描述词。
75.根据一些实施例，形成集成电路的内连结构，并且在内连结构的存储器区域中形成磁性穿隧接面堆叠。利用磁性穿隧接面堆叠以在内连结构中形成mram单元。在mram单元上形成间隔物，例如在磁性穿隧接面堆叠的周围形成间隔物，以保护磁性穿隧接面堆叠的侧壁免受湿气与氢气的侵害。在一些实施例中，间隔物包含在氮化物层之间的金属层以吸收湿气以及氢气，以及防止mram单元的特征部件的脱氧。在间隔物中包含金属层可允许以更小的厚度形成氮化层，其可减少磁性穿隧接面堆叠的侧壁在形成氮化物层时的撞击伤害。在一些实施例中，间隔物包含碳层、此碳层可增加间隔物的密度且减少磁性穿隧接面堆叠的侧壁在形成碳层时的撞击伤害。
76.图1根据一些实施例，为半导体装置50的方块图。半导体装置50包含mram阵列52、列解码器54以及行解码器56。mram阵列52包含以列与行作设置的mram单元58。列解码器54可为例如静态互补式金属氧化物半导体导体(cmos)解码器、伪n型金属氧化物半导体导体(pseudo-nmos)解码器、或者类似的解码器。在运作当中，列解码器54通过启动mram阵列52的一列所相应的字元线wl，选取在mram阵列52的该列中所需的mram单元58。行解码器56可为例如静态互补式金属氧化物半导体导体解码器、伪n型金属氧化物半导体导体(pseudo-nmos)解码器或者类似的解码器，且可以包含写入驱动器、感测放大器、前述的组合、或者类似的元件。在运作当中，行解码器56从所选的列之中的mram阵列52的行选出所需的mram单元58的位元线bl，并且由位元线bl从mram单元58读取数据或者将数据写入mram单元58。
77.图2根据一些实施例，为半导体装置50的剖面图。图2为简化视图，且为了描述的清晰度，省略半导体器件50(将于下面讨论)的一些特征部件。半导体装置50包含逻辑区50l以及存储器区50m。存储器装置(例如mram)形成于存储器区50m之中，而逻辑装置(例如逻辑电路)形成于逻辑区50l之中。例如，mram阵列52(参见图1)可形成于存储器区50m之中，而列解码器54以及行解码器56(参见图1)可形成于逻辑区50l之中。逻辑区50l可占据半导体装置50的大部分面积。例如，逻辑区50l可占据半导体装置50从95％至99％的面积，而存储器区50m占据半导体装置50剩余的面积。存储器区50m可沉积于逻辑区50l的一个边缘，或者逻辑区50l可环绕存储器区50m。
78.逻辑区50l以及存储器区50m形成于相同的基板上，例如半导体基板60。半导体基板60可为经掺杂或者未掺杂的硅(silicon)，或者为绝缘体上硅(semiconductor-on-insulator；soi)基板的有源层。半导体基板60可包含其他半导体材料，例如锗(germanium)；化合物半导体，包含碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、氮化镓(gallium nitride)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)；半导体合金，包含硅锗(sige)、磷化砷镓(gaasp)、砷化铝铟(alinas)、铝砷化镓(algaas)、砷化铟镓(gainas)、磷化铟镓(gainp)及/或磷砷铟镓(gainasp)；或者前述的组合。可以使用其他基板，例如多层或者梯度基板。
79.装置62形成于半导体基板60的有源表面。装置62可为有源装置或者无源装置。例如，电子元件可为由任何合适的形成方法所形成的晶体管、二极管、电容器、电阻器、或者类
似的元件。装置62相互内连接以形成半导体装置50的存储器装置以及逻辑装置。例如，一些装置62可为mram单元58的存取晶体管。
80.一个或者多个层间介电(inter-layer dielectric；ild)层64形成于半导体基板60之上，而且形成电性导电特征部件(例如接点插塞66)实体上且电性地耦接于装置62。层间介电层64可由任何合适的介电材料所形成，例如像是氧化硅(silicon oxide)、磷硅酸盐玻璃(phosphosilicate glass；psg)、硼硅酸玻璃(borosilicate glass；bsg)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass；bpsg)、或者类似的材料的氧化物；例如氮化硅(silicon nitride)的氮化物；或者类似的介电材料。层间介电层64可由任何合适的沉积工艺所形成，例如旋转涂布(spin coating)、物理气相沉积(physical vapor deposition；pvd)、化学气相沉积(chemical vapor deposition；cvd)、类似的工艺、或者前述的组合。在层间介电层之中的电性导电特征部件可通过任何合适的工艺所形成，例如沉积、镶嵌(damascene)(例如单一镶嵌、双镶嵌等等)、类似的工艺、或者前述的组合。
81.内连结构68形成于半导体基板60之上，例如于层间介电层64之上。内连结构68内连接这些装置62以在每一个逻辑区50l以及存储器区50m之中形成集成电路。内连结构68包含多个金属化层m1至m6。虽然描绘了六个金属化层，值得注意的是可以包含更多个或者更少个金属化层。金属化层m1至m6的每一者包含在介电层中的金属化图案。金属化图案电性耦接至半导体基板60的装置62，且各自包含形成于一个或者多个金属间介电(inter-metal dielectric；imd)层之中的金属线l1至l6以及通孔v1至v6(亦称为金属通孔v1至金属通孔v6)。内连结构68可由镶嵌工艺所形成，例如单一镶嵌工艺、双镶嵌工艺、或者类似的工艺。在一些实施例中，接点插塞66亦为金属化图案的一部分，例如金属通孔v1的最低层的一部分。
82.mram阵列52的mram单元58(参见图1)形成于内连结构68之中。mram单元58可形成于金属化层m1至m6的任何一者之中，且描绘为形成于中间的金属化层m5之中。每一个mram单元58包含导孔110、位于导孔110上的底部电极132、位于底部电极132上的磁性穿隧接面元件134(亦称磁性穿隧接面堆叠134)以及位于磁性穿隧接面元件134上的顶部电极136。另一个金属间介电层108可形成于mram单元58的周围，且导孔110延伸穿过金属间介电层108。间隔物140亦可形成于mram单元58的周围。金属间介电层108及/或间隔物140环绕且保护mram单元58的元件。磁性穿隧接面元件134的电阻值为可编程的，且可在高电阻值(r
ap
)，其可表示“1”的代码，以及低电阻值(r
p
)，其可表示“0”的代码，之间做改变。如此一来，通过利用与mram单元58的磁性穿隧接面元件134相应的存取晶体管编程mram单元58的磁性穿隧接面元件134的电阻值，可以将代码写入mram单元58，而通过利用与mram单元58的磁性穿隧接面元件134相应的存取晶体管测量mram单元58的磁性穿隧接面元件134的电阻值，可从mram单元58读取代码。
83.mram单元58电性耦接至装置62。导孔110实体上接触且电性耦接至下方的金属化图案，例如在所描绘的范例中的金属线l4。顶部电极136实体上接触且电性耦接至上方的金属化图案，例如在所描绘的范例中的金属通孔v6。mram单元58以具有存储器的列与行的mram阵列作设置。金属化图案包含mram阵列的存取线(例如字元线以及位元线)。例如，下方的金属化图案(例如金属化层m1至金属化层m4)可包含沿着mram阵列的列设置的字元线，而上方的金属化图案(例如金属化层m6)可包含沿着mram阵列的行设置的位元线。一些装置62
(例如存取晶体管)，例如列解码器54的装置，电性耦接至mram阵列的字元线。顶部电极136通过mram阵列的位元线电性耦接至其他装置，例如行解码器56的装置。
84.图3至图16b根据一些实施例，为制造半导体装置50的中间阶段的许多视图。具体而言，展示制造半导体装置50的内连结构68(参见图2)。如以上所述，内连结构68包含mram阵列52的mram单元58(参见图1)。
85.在图3中，形成内连结构的金属化层(例如金属化层m4，参见图2)。金属化层包含金属间介电层102以及导电特征部件104(其可对应于金属线l4，参见图2)。金属间介电层102形成于层间介电层64之上。金属间介电层102可由任何合适的介电材料所形成，例如像是氧化硅、磷硅酸盐玻璃(psg)、硼硅酸玻璃(bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、或者类似的材料的氧化物；例如氮化硅的氮化物；或者类似的介电材料。金属间介电层102可由任何合适的沉积工艺所形成，例如旋转涂布(spin coating)、物理气相沉积(pvd)、化学气相沉积(cvd)、类似的工艺、或者前述的组合。金属间介电层102可为由具有k(介电系数)值小于大约3.0的低k介电材料所形成的层。金属间介电层102可为由具有k(介电系数)值小于2.5的极低k(extra-low-k；elk)介电材料所形成的层。
86.导电特征部件104形成于金属间介电层102之中，且导电特征部件104电性连接至装置62。根据一些实施例，导电特征部件104包含扩散阻挡层以及位于扩散阻挡层之上的导电材料。利用例如蚀刻工艺在金属间介电层102之中形成开口。开口暴露下方的导电特征部件，例如下方的金属通孔。扩散阻挡层可由氮化钽(tantalum nitride)、钽(tantalum)、氮化钛(titanium nitride)、钛(titanium)、钴钨合金(cobalt-tungsten)、或者类似的材料所形成，且可由例如原子层沉积(atomic layer deposition；ald)或者类似的沉积工艺形成于开口之中。导电材料可包含铜(copper)、铝(aluminum)、钨(tungsten)、银(silver)及前述的组合、或者类似的材料，且可由电化学镀层工艺、化学气相沉积、原子层沉积、物理气相沉积、类似的工艺、或者前述的组合形成于开口中的扩散阻挡层之上。在一实施例中，导电材料为铜，而扩散阻挡层为防止铜扩散至金属间介电层102之中的薄阻挡层。在形成扩散阻挡层以及导电材料之后，可由例如化学机械研磨(chemical mechanical polish；cmp)工艺的平坦化工艺移除过剩的扩散阻挡层以及导电材料。在一些实施例中，导电特征部件104为金属线(其可对应于金属线l4，参见图2)。
87.蚀刻停止层106形成于导电特征部件104以及金属间介电层102之上。蚀刻停止层106可由介电材料所形成，例如氮化铝(aluminum nitride)、氧化铝(aluminum oxide)、氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、碳化硅(silicon carbide)、碳氮化硅(silicon carbonitride)、碳氮氧化硅(silicon oxycarbonitride)、碳氧化硅(silicon oxycarbide)、前述的组合，或者类的材料。蚀刻停止层106可由化学气相沉积、物理气相沉积、原子层沉积、旋涂式电介质(spin-on dielectric)、类似的工艺、或者前述的组合所形成。蚀刻停止层106亦可为由多个介电子层所形成的复合层。例如，蚀刻停止层106可包含阻隔硅化(silicidation)子层106a(例如一层氧化硅、碳化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、类似的材料、或者前述的组合)以及形成于阻隔硅化子层106a之上的氧化铝子层106b，其中氧化铝子层106b具有在10埃至40埃的范围内的厚度，而阻隔硅化子层106a具有在10埃至150埃的范围内的厚度。阻隔硅化子层106a在形成后续的导电接点时可
减少形成过剩的硅化物，其有助于减少通过过剩的硅化物所提供的通道所穿过的漏电流。阻隔硅化子层106a可进一步作为蚀刻停止层，且被用以作为粘着层以改善下方的层与氧化铝子层106b之间的粘着度。
88.金属间介电层108形成于蚀刻停止层106之上。在一些实施例中，金属间介电层108由氧化硅所形成，其利用化学气相沉积工艺以及四乙基正硅酸盐(tetraethyl orthosilicate；teos)作为前驱物所沉积而成。在一些实施例中，金属间介电层108可由磷硅酸盐玻璃(psg)、硼硅酸玻璃bsg)、掺杂硼的磷硅酸盐玻璃(bpsg)、未掺杂的硅化物玻璃(undoped silicate glass；usg)、氟硅酸盐玻璃(fluorosilicate glass；fsg)、硅烷氧(sioch)、可流动的氧化物(flowable oxide)、多孔的氧化物、或者类似的材料、或者前述的组合。金属间介电层108亦可由例如低介电系数的介电材料(例如具有介电系数低于大约3.0的介电材料)所形成。金属间介电层108可由在100埃至900埃的范围内的厚度所形成。
89.形成导孔110延伸穿过金属间介电层108以及蚀刻停止层106。导孔110亦可称为底部通孔。在一些实施例中，导孔110包含导电区112以及衬垫导电区112的侧壁以及底面的导电阻挡层114。导电阻挡层114可由钛、氮化钛、钽、氮化钽、钴、前述的组合、或者类似的材料所形成。导电区112可由金属所形成，例如铜、铝、钨、钴、前述的合金、或者类似的金属。形成导孔110可包含蚀刻金属间介电层108以及蚀刻停止层106以形成通孔开口，形成延伸至通孔开口之中的毯状导电阻挡层，沉积金属材料于毯状导电阻挡层之上，以及执行平坦化制成，例如化学机械研磨或者机械研磨工艺，以移除毯状导电阻挡层以及金属材料的过剩部分。
90.在图4中，底部电极层116形成于导孔110以及金属间介电层108之上。底部电极层116由导电材料所形成，例如钛、钽、铝、钨、铂(platinum；pt)、镍(nickel；ni)、铬(chromium；cr)、钌(ruthenium；ru)、前述材料的氮化物、前述的组合、前述材料的多层结构、或者类似的材料。底部电极层116顺应性地(conformally)形成，且可利用化学气相沉积、物理气相沉积、原子层沉积、电化学镀层、无电解电镀、或者类似的工艺所形成。在一些实施例中，底部电极层116具有在10埃至200埃的范围内的厚度。
91.在图5中，磁性穿隧接面膜片堆叠118形成于底部电极层116之上。磁性穿隧接面膜片堆叠118为复数层，其包含反铁磁层118a、位于反铁磁层118a之上的固定层(pinned layer)118b、位于固定层118b之上的穿隧阻挡层118c以及位于穿隧阻挡层118c之上的自由层118d。在一些实施例中，磁性穿隧接面膜片堆叠118具有在150埃至400埃的范围内的整体厚度。磁性穿隧接面膜片堆叠118的每一层可利用一个或者多个沉积方法所沉积，例如化学气相沉积、物理气相沉积、原子层沉积、前述的组合、或者类似的沉积方法。
92.反铁磁层118a可由金属合金所形成，包含锰(manganese；mn)以及一个或者多个其他金属，例如铂、铱(iridium；ir)、铑(rhodium；rh)、镍、钯(palladium；pd)、铁(iron；fe)、锇(osmium；os)、或者类似的金属。例如，反铁磁层118a可由锰铂(ptmn)、锰铱(irmn)、锰铑(rhmn)、锰镍(nimn)、锰铂钯(pdptmn)、锰铁(femn)、锰锇(osmn)、或者类似的金属所形成。反铁磁层118a可具有在25埃至100埃的范围内的厚度。
93.固定层118b可由具有比自由层118d更大的矫顽磁场的铁磁性材料所形成，例如铁
钴(cobalt iron；cofe)、硼铁钴(cobalt iron boron；cofeb)、前述的组合、或者类似的材料。固定层118b可具有在25埃至100埃的范围内的厚度。在一些实施例中，固定层118b具有合成铁磁性(synthetic ferromagnetic；sfm)结构，其中磁层之间的耦合为铁磁耦合。固定层118b亦可采用合成反铁磁(synthetic antiferromagnetic；saf)结构包含多个磁性的铁层，其由多个非磁性的间隔层所分开。磁性的铁层可由钴、铁、镍、或者类似的金属所形成。非磁性的间隔层可由铜、钌、铱、铂、钨、钽、镁(magnesium)、类似的材料、或者前述的组合所形成。例如，固定层118b可具有一个钴层以及重复的(铂/钴)
x
层于钴层之上，x代表重复的数量，其可为大于或者等于1的整数，例如在3至20的范围内的整数。
94.穿隧阻挡层118c可由介电材料所形成，例如氧化镁(magnesium oxide)、氧化铝、氮化铝、前述的组合、或者类似的材料。穿隧阻挡层118c可具有在25埃至100埃的范围内的厚度。穿隧阻挡层118c可比磁性穿隧接面膜片堆叠118的其他层更厚。
95.自由层118d可由合适的铁磁性材料所形成，例如铁钴、铁镍、硼铁钴、钨硼铁钴、前述的组合、或者类似的材料。自由层118d可具有合成反铁磁结构或者合成铁磁结构。自由层118d的磁矩为可编程的，且所得到的磁性穿隧接面堆叠的电阻值也相应地为可编程的。具体而言，所得到的磁性穿隧接面堆叠的电阻值基于自由层118d的编程的磁矩可在高电阻值(r
ap
)以及低电阻值(r
p
)之间做改变。如此一来，所得到的磁性穿隧接面堆叠亦可称为可编程的电阻元件或者可编程的电阻器。穿隧阻挡层118c的厚度促成(contributes to)所得到的磁性穿隧接面堆叠的高电阻值r
ap
以及低电阻值r
p
。
96.值得注意的是磁性穿隧接面膜片堆叠118的材料以及结构可具有许多变化，其亦为本公开的范围之内。例如，可以相反于上述的形成顺序形成反铁磁层118a、固定层118b、穿隧阻挡层118c以及自由层118d。相应地，自由层118d可为磁性穿隧接面膜片堆叠118的底层，而反铁磁层118a可为磁性穿隧接面膜片堆叠118的顶层。
97.在图6中，顶部电极层120形成于磁性穿隧接面膜片堆叠118之上。在一些实施例中，形成顶部电极层120为毯状层，且可利用化学气相沉积、物理气相沉积、原子层沉积、电化学镀层、无电解电镀、或者类似的工艺所形成。顶部电极层120为导电层，且可由导电材料所形成，例如钛、钽、铝、钨、铂、镍、铬、钌、前述材料的氮化物、前述的组合、前述材料的多层结构、或者类似的材料。在一些实施例中，顶部电极层120由氮化钛所形成。在一些实施例中，顶部电极层120具有在30埃至900埃的范围内的厚度。在一些实施例中，顶部电极层120的厚度大于底部电极层116的厚度。顶部电极层120在磁性穿隧接面膜片堆叠118的后续图案化之中可作为硬掩模。
98.在图7中，一个或者多个掩模形成于顶部电极层120之上。使用掩模以同时图案化许多层且形成mram单元。在一些实施例中，一个或者多个掩模包含一个或者多个硬掩模、光刻胶、或者类似的掩模。可以使用具有任何合适的组成成分的任何掩模层。例如，硬掩模层122可形成于顶部电极层120之上，而光刻胶124(亦称为光敏感掩模124)可形成于硬掩模122之上。
99.硬掩模122可由氧化物所形成，例如氧化钛、氧化硅、前述的组合、或者类似的氧化物，其可由化学气相沉积、原子层沉积、或者类似的工艺所形成。在一些实施例中，硬掩模122由氧化硅所形成，其使用四乙基正硅酸盐作为前驱物。硬掩模122可具有在100埃至
1500埃的范围内的厚度。
100.光敏感掩模124可为任何合适的光刻胶，例如单层光刻胶、双层光刻胶、三层光刻胶、或者类似的光刻胶。在所描绘的实施例中，光敏感掩模124为三层光刻胶，包含底层124a、中间层124b以及顶层124c。在一些实施例中，底层124a由非晶(amorphous)碳所形成，其具有在50埃至400埃的范围内的厚度；中间层124b由非晶(amorphous)硅所形成，其具有在20埃至130埃的范围内的厚度；以及顶层124c由光敏感的材料所形成，其具有在50埃至500埃的范围内的厚度。顶层124c图案化于存储器区50m中，且顶层124c的图案对应于后续所形成的mram单元的图案。
101.在图8中，利用光敏感掩模124作为蚀刻掩模以蚀刻以及图案化硬掩模层122，因此形成图案化的硬掩模。接着，利用图案化的硬掩模作为蚀刻掩模以蚀刻以及图案化顶部电极层120。蚀刻方法可包含等离子体蚀刻方法，例如离子束蚀刻(ion beam etching；ibe)。离子束蚀刻提供高阶的精密度(例如，高异向性(anisotropism))，其可帮助控制所得到的mram单元的轮廓。可利用辉光放电等离子体(glow discharge plasma；gdp)、电容耦合等离子体(capacitive coupled plasma；ccp)、感应耦合等离子体(inductively coupled plasma；icp)、或者类似的蚀刻方式来实施蚀刻工艺。在蚀刻工艺中，光敏感掩模124的一个或者多个层可被消耗，或者可在蚀刻工艺之后被移除。
102.在蚀刻工艺后，图案化的硬掩模层122的剩余部分可具有缩小的厚度，例如在20埃至220埃的范围内的厚度。另外，硬掩模层122的厚度可实质上不受蚀刻工艺改变。在蚀刻工艺后，可以暴露硬掩模层122以及磁性穿隧接面膜片堆叠118。
103.在图9中，图案化的硬掩模层122以及顶部电极层120一起作为蚀刻掩模，以蚀刻以及图案化磁性穿隧接面膜片堆叠118以及底部电极层116。图案化可包含一个或者更多蚀刻工艺，且在磁性穿隧接面膜片堆叠118中形成凹槽130。蚀刻方法可包含等离子体蚀刻方法，例如离子束蚀刻。可利用辉光放电等离子体、电容耦合等离子体、感应耦合等离子体、或者类似的蚀刻方式来实施蚀刻工艺。图案化的硬掩模层122在蚀刻工艺之中可被消耗，或者在蚀刻工艺之后被移除。
104.蚀刻工艺形成底部电极132、磁性穿隧接面堆叠134以及顶部电极136，其共同形成mram单元58。每一个mram单元58包含一个底部电极132、一个磁性穿隧接面堆叠134以及一个顶部电极136，且磁性穿隧接面堆叠134设置于底部电极132以及顶部电极136之间。底部电极132包含底部电极层116的剩余部分。磁性穿隧接面堆叠134包含磁性穿隧接面膜片堆叠118的剩余部分。顶部电极136包含顶部电极层120的剩余部分。在一些实施例中，蚀刻工艺局部蚀刻金属间介电层108以及导孔110。在此实施例中，金属间介电层108的剩余部分在所绘的剖面图中具有斜的侧壁，以及具有梯形形状。磁性穿隧接面堆叠134以及底部电极132在所绘的剖面图中亦具有斜的侧壁，以及具有梯形形状。在一些实施例中，顶部电极136具有圆顶状的顶面。在其他实施例中，顶部电极136具有斜的侧壁以及平的顶面。
105.在图10a以及图10b中，第一钝化层142、第二钝化层144以及第三钝化层146形成于mram单元58之上。图10b描绘如图10a所描绘的区域500的详细视图。随后图案化第一钝化层142、第二钝化层144以及第三钝化层146以形成包含mram单元58的间隔物。例如，在后续的工艺中，间隔物有助于减少湿气(例如h2o)以及氢气扩散至磁性穿隧接面堆叠134之中。
106.第一钝化层142顺应性地形成于mram单元58之上以及凹槽130之中。第一钝化层142位于底部电极132、磁性穿隧接面堆叠134以及顶部电极136三者的侧壁之上(并且与其接触)。第一钝化层142包含介电材料，例如氮化物，此氮化物为例如氮化硅、氮氧化硅、碳氮化硅、前述的组合、或者类似的材料，且可称为氮化物层。第一钝化层142可由使用化学气相沉积、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；pecvd)、原子层沉积、等离子体增强型原子层沉积(plasma-enhanced atomic layer deposition；peald)、物理气相沉积、前述的组合、或者类似的工艺所形成。在一些实施例中，第一钝化层142为氮化硅，且为(利用例如甲硅烷(sih4)以及氨气(nh3)作为前驱物)等离子体增强化学气相沉积所形成。可形成第一钝化层142为具有在10埃至50埃的范围内的第一厚度t1，其对于在后续工艺当中减少湿度以及氢气扩散至磁性穿隧接面堆叠134之中并且不对磁性穿隧接面堆叠134造成侧壁损伤可具有优势。形成具有小于10埃的第一厚度t1的第一钝化层142可能不足以减少扩散至磁性穿隧接面堆叠134之中的湿气以及氢气。形成具有大于50埃的第一厚度t1的第一钝化层142可能导致磁性穿隧接面堆叠134的侧壁受损，例如从形成第一钝化层142时的化学气相沉积的等离子体所造成的损伤。
107.第二钝化层144顺应性地形成于第一钝化层142之上，例如形成于凹槽130之中。第二钝化层144包含导电材料，例如金属，此金属为例如钽、镁、钛、类似的金属、或者前述的组合，且可称为金属层。第二钝化层144可由使用化学气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强型原子层沉积、物理气相沉积、类似的工艺、或者前述的组合所形成。在一些实施例中，可形成第二钝化层144为具有在5埃至20埃的范围内的第二厚度t2，其对于吸收湿度以及氢气以帮助保护磁性穿隧接面堆叠134的侧壁可具有优势。形成具有小于5埃的第二厚度t2的第二钝化层144可能因不够充分地吸收湿度以及氢气以保护磁性穿隧接面堆叠134的侧壁而具有劣势。形成具有大于20埃的第二厚度t2的第二钝化层144可能因造成相邻mram单元58之间的短路而具有劣势。第二厚度t2小于第一厚度t1。
108.第三钝化层146顺应性地形成于第二钝化层144之上。第三钝化层146包含介电材料，例如氮化物，此氮化物为例如氮化硅、氮氧化硅、碳氮化硅、前述的组合、或者类似的材料，且可称为氮化物层。第三钝化层146可由使用化学气相沉积、等离子体增强化学气相沉积、原子层沉积、等离子体增强型原子层沉积、物理气相沉积、前述的组合、或者类似的工艺所形成。在一些实施例中，第三钝化层146由与第一钝化层142相同的介电材料所形成(例如氮化硅)。在一些实施例中，形成第三钝化层146的沉积工艺与形成第一钝化层142的沉积工艺为不同类型的沉积工艺。在一些实施例中，沉积第三钝化层146的沉积工艺使用等离子体，例如等离子体增强化学气相沉积或者等离子体增强型原子层沉积。当沉积第三钝化层146时使用等离子体允许沉积工艺在低温下执行，从而帮助减少对装置的损伤。可利用等离子体增强化学气相沉积形成第三钝化层146，且利用甲硅烷以及氨气作为前驱物。可以执行等离子体增强化学气相沉积，其利用在电源供应所测量为在100瓦(w)至800瓦的范围内的等离子体电力，在摄氏120度至摄氏300度的范围内的温度，在0.1托(torr)至100托的范围内的压力，以及在5秒(s)至100秒的范围内的持续时间。可形成第三钝化层146为具有在50
埃至500埃的范围内的第三厚度t3，其对于吸收湿度以及氢气以帮助保护磁性穿隧接面堆叠134的侧壁可具有优势。第二厚度t2小于第三厚度t3。
109.第一钝化层142、第二钝化层144以及第三钝化层146吸收湿气以及氢气以在后续的工艺当中帮助保护磁性穿隧接面堆叠134。第一钝化层142以及第三钝化层146两者可由氮化物所形成，其提供分隔(separation)以避免相邻的mram单元58之间短路。利用等离子体增强的沉积工艺(例如等离子体增强化学气相沉积)以在低温沉积第三钝化层146且沉积第三钝化层146至足够的厚度(如前所述)。第二钝化层144为导电材料所形成，导电材料对于吸收湿气以及氢气相比于第一钝化层142以及第三钝化层146的氮化物更为有效。在第一钝化层142以及第三钝化层146之间包含第二钝化层144允许第三钝化层146沉积为较小的厚度，并且仍提供足够的分隔以避免相邻的mram单元58之间短路。可因此减少从化学气相沉积的等离子体对磁性穿隧接面堆叠134的侧壁所造成的损伤。
110.在图11a以及图11b中，图案化第一钝化层142、第二钝化层144以及第三钝化层146以形成间隔物140。图11b描绘如图11a中所绘的区域500的详细视图。间隔物140的图案化暴露mram单元58的顶面以允许顶部电极136后续连接至后续形成的导电特征部件(参见以下的图16a)。此图案化移除第一钝化层142、第二钝化层144以及第三钝化层146的水平部分。第一钝化层142、第二钝化层144以及第三钝化层146的剩余部分形成间隔物140。在图案化间隔物140之后，暴露在逻辑区50l之中的金属间介电层108。
111.在图案化之后，可暴露顶部电极136至在顶部电极136的顶面之下的第一高度h1，此第一高度h1在30埃至500埃的范围内，其对于允许后续电性连接至顶部电极136且保护磁性穿隧接面堆叠134的侧壁免受湿气以及氢气的影响可具有优势。暴露顶部电极136至小于30埃的第一高度h1，其对于不允许后续电性连接至顶部电极136而可具有劣势，而导致较差的装置效能。暴露顶部电极136至大于500埃的第一高度h1，其对于不足以保护磁性穿隧接面堆叠134的侧壁免受湿气以及氢气的影响而可具有劣势。
112.在图案化之后，第三钝化层146可具有在30埃至250埃的范围内的第四厚度t4，其对于在后续工艺当中减少湿气以及氢气扩散至磁性穿隧接面堆叠134之中且在蚀刻第三钝化层146时不对磁性穿隧接面堆叠134的侧壁造成损伤可具有优势。图案化第三钝化层146的第四厚度t4小于30埃由于不足以减少湿气以及氢气扩散至磁性穿隧接面堆叠134之中而可具有劣势。图案化第三钝化层146的第四厚度t4大于250埃由于超过相邻mram单元58之间的间隔而可具有劣势。第二厚度t2小于第四厚度t4。
113.在图案化间隔物140之后，mram单元58之间的凹槽130可具有第一深度d1，其从间隔物140的顶面以及凹槽130的底部端点所测量，为在30埃至300埃的范围内。在一些实施例中(未分开描绘)，凹槽130暴露第二钝化层144的侧壁。在一些实施例中(未分开描绘)，凹槽130暴露mram单元58之间的金属间介电层108的顶面。
114.在图12中，金属间介电层150形成于间隔物140、mram单元58以及金属间介电层108之上。在形成金属间介电层150时，间隔物140可保护mram单元58的侧壁以避免湿气以及氢气的扩散。金属间介电层150设置于间隔物140之上以及间隔物140的周围，且金属间介电层150设置于顶部电极136之上以及顶部电极136的周围。在一些实施例中，金属间介电层150
由与金属间介电层108相似的材料以及形成方法所形成。接着，形成抗反射层152于金属间介电层150之上。抗反射层152可为无氮抗反射层(nitrogen-free anti-reflective layer；nfarl)，且可由例如碳氧化硅的无氮介电材料所形成。在逻辑区50l的后续工艺当中将利用金属间介电层150以及抗反射层152以保护存储器区50m。
115.在图13中，图案化抗反射层152、金属间介电层150以及金属间介电层108以暴露在逻辑区50l中的蚀刻停止层106。在一些实施例中，图案化工艺可包含合适的光刻以及蚀刻工艺。在存储器区50m中的图案化抗反射层152以及金属间介电层150的部分在图案化工艺之后会留下来。
116.在图14中，金属间介电层160形成于蚀刻停止层106之上，以及抗反射层152、金属间介电层150与金属间介电层108的剩余部分之上。金属间介电层160相邻于金属间介电层108以及金属间介电层150。在一些实施例中，金属间介电层160与金属间介电层108相似的材料以及形成方法所形成。接着，形成抗反射层162于金属间介电层160之上。在一些实施例中，抗反射层162与抗反射层152相似的材料以及形成方法所形成。
117.在图15中，导电特征部件164形成于金属间介电层160以及蚀刻停止层106之中。导电特征部件164可包含导线164l以及导孔164v，其形成于逻辑区50l之中。存储器区50m可没有导电特征部件164。导电特征部件164可由合适的方法所形成，例如镶嵌工艺。镶嵌工艺的范例包含单一镶嵌工艺、双镶嵌工艺以及类似的工艺。在一些实施例中，导电特征部件164的开口由导孔优先(via-first)工艺所形成。在其他实施例中，导电特征部件164的开口由沟槽优先(trench-first)工艺所形成。可利用合适的光刻以及蚀刻技术形成开口。随后，开口填满合适的导电材料，例如铜、铝、前述的组合、或者类似的材料。接着，执行平坦化工艺，例如化学机械研磨工艺，以移除存储器区50m之上的过剩材料以及暴露顶部电极136。在一些实施例中，在平坦化之后，顶部电极136的顶面与导电特征部件164的顶面共面(coplanar)(在工艺变化之内)。在一些实施例中，平坦化工艺完全移除抗反射层162(参见图14)。虽然每一个导孔164v以及相应的导线164l描绘为分开的元件，但值得注意的是其可为连续的导电特征部件，例如其在由双镶嵌工艺所形成的实施例中。
118.在图16a以及图16b，形成内连结构的另一个金属化层(例如金属化层m6，参见图2)。图16b描绘如图16a中所描绘的区域500的详细视图。金属化层包含蚀刻停止层170、金属间介电层172以及导电特征部件174。导电特征部件174包含导孔174v(其可对应于金属通孔v6，参见图2)以及导线174l(其可对应于金属线l6，参见图2)。导电特征部件174形成于逻辑区50l以及存储器区50m。在一些实施例中，蚀刻停止层170由与蚀刻停止层106相似的材料以及形成方法所形成。在一些实施例中，金属间介电层172由与金属间介电层160相似的材料以及形成方法所形成。在一些实施例中，导电特征部件174由与导电特征部件164相似的材料以及形成方法所形成。导电特征部件174电性耦接至形成于存储器区50m的存储器装置(例如mram)，且导电特征部件174电性耦接至形成于逻辑区50l的逻辑装置(例如逻辑电路)。具体而言，导电特征部件174实体上以及电性耦接至导电特征部件164以及顶部电极136。在一些实施例中，导电特征部件174将存储器装置电性耦接至逻辑装置。例如，可利用导电特征部件174将一些导电特征部件164电性耦接至一些顶部电极136，例如在所绘的金属化层中，或者在另一个金属化层。虽然每一个导孔174v以及相应的导线174l描绘为分开的元件，但值得注意的是其可为连续的导电特征部件，例如其在由双镶嵌工艺所形成的实
施例中。
119.图16b描绘在平坦化之后的间隔物140。间隔物140通过金属间介电层150的部分与上方的金属化层的特征部件(例如蚀刻停止层170以及导电特征部件174)分开。在一些实施例中，间隔物140设置在顶部电极136的顶面之下的第二高度h2，此第二高度h2在30埃至300埃的范围内，其对于允许导孔174v电性连接至顶部电极136且在蚀刻工艺时保护磁性穿隧接面堆叠134的侧壁免受湿气以及氢气的影响可具有优势。金属间介电层150可覆盖在间隔物140上方的顶部电极136的侧壁的部分。
120.图17a至第图23b为制造半导体装置250的中间阶段的剖面图。在此实施例中，半导体装置250与参考图3至图16b在上方所描述的半导体装置50相似，其中类似的参考编号指利用类似的工艺所形成的类似元件。半导体装置250的实施例以及其制造方法可能与半导体装置50的实施例以及其制造方法不同，例如形成于mram单元58之上的钝化层242包含非晶(amorphous)碳。图17a至第图23b的实施例的一些工艺操作相似于图3至第图16b的实施例的一些工艺操作，因此仅描述工艺操作的不同之处。
121.图17a以及图17b展示半导体装置250，其与图8为相似的工艺状态，例如在图案化mram单元58之后。图17b描绘如图17a所描绘的区域502的详细视图。如图17a以及图17b所描绘，包含碳的钝化层242替代第一钝化层142、第二钝化层144以及第三钝化层146形成于mram单元58之上。钝化层242可顺应地形成于mram单元58以及凹槽130之上。钝化层242利用等离子体增强气相沉积所形成。然而，亦可使用任何合适的工艺以形成钝化层242。在一些实施例中，钝化层242为非晶碳且利用等离子体增强气相沉积所形成，且利用甲硅烷及/或乙硅烷(si2h6)作为前驱物。具体而言，钝化层242为非晶碳地单一连续层。可执行等离子体增强气相沉积利用在电源供应所测量为在50瓦(w)至1000瓦的范围内的等离子体电力，在摄氏150度至摄氏400度的范围内的温度，以及在0.1托(torr)至10托的范围内的压力。可形成钝化层242具有在100埃至1000埃的范围内的第五厚度t5。在沉积钝化层242时利用等离子体允许沉积能够在低温下执行，从而帮助减少对装置的损伤。
122.对碳的等离子体增强气相沉积将较于对氮化物的等离子体增强气相沉积产生较少的撞击损伤。通过形成具有碳的钝化层242，可减少从钝化层242的沉积工艺对磁性穿隧接面堆叠134的侧壁造成的撞击损伤。更进一步，碳相较于氮化物具有较高的密度。通过利用碳可以增加钝化层242的密度，其可在后续的工艺当中减少湿气以及氢气扩散至磁性穿隧接面堆叠134当中。
123.在图18a以及图18b中，图案化钝化层242以形成间隔物240。图18b描绘如图18a所描绘的区域502的详细视图。图案化间隔物240暴露mram单元58的顶面以允许顶部电极136后续连接至后续形成的导电特征部件(参见以下的图23a)。此图案化移除钝化层242的水平部分。钝化层242的剩余部分形成间隔物240。在图案化间隔物240之后，暴露在逻辑区50l之中的金属间介电层108。
124.在图案化之后，可暴露顶部电极136至在顶部电极136的顶面之下的第三高度h3，此第三高度h3在30埃至500埃的范围内，其对于允许后续电性连接至顶部电极136且保护磁性穿隧接面堆叠134的侧壁免受湿气以及氢气的影响可具有优势。暴露顶部电极136至小于30埃的第三高度h3，其对于不允许后续电性连接至顶部电极136而可具有劣势，
而导致较差的装置效能。暴露顶部电极136至大于500埃的第三高度h3，其对于不足以保护磁性穿隧接面堆叠134的侧壁免受湿气以及氢气的影响而可具有劣势。
125.在图案化之后，间隔物240可具有在30埃至250埃的范围内的第六厚度t6，其对于在后续工艺当中减少湿气以及氢气扩散至磁性穿隧接面堆叠134之中可具有优势。图案化间隔物240的第六厚度t6小于30埃由于不足以减少湿气以及氢气扩散至磁性穿隧接面堆叠134之中而可具有劣势。图案化间隔物240的第六厚度t6大于250埃由于超过相邻mram单元58之间的间隔而可具有劣势。
126.在图案化间隔物240之后，mram单元58之间的凹槽130可具有第二深度d2，其从间隔物240的顶面以及凹槽130的底部端点所测量，为在30埃至300埃的范围内。在一些实施例中，凹槽130暴露mram单元58之间的金属间介电层108的顶面。
127.图19至图23b展示半导体装置250，其分别与图12至图16b为相似的工艺状态。图19至图23b的实施例的一些工艺操作相似于图12至图16b的实施例的一些工艺操作。
128.在图23a以及图23b描绘半导体装置250具有另一个金属化层(例如金属化层m6，参见图2)，形成于包含mram单元58的金属化层之上。图23b描绘如图23a中所描绘的区域502的详细视图。在图23a以及图23b中所描绘的半导体装置250的实施例可相似于在图16a以及图16b中所描绘的半导体装置50的实施例，其中包含碳的间隔物240取代半导体装置50的间隔物140。
129.图23b描绘在平坦化之后的间隔物240。间隔物240通过金属间介电层150的部分与上方的金属化层的特征部件(例如蚀刻停止层170以及导电特征部件174)分开。在一些实施例中，间隔物240设置在顶部电极136的顶面之下的第四高度h4，此第四高度h4在30埃至300埃的范围内，其对于允许导孔174v电性连接至顶部电极136且在蚀刻工艺时保护磁性穿隧接面堆叠134的侧壁免受湿气以及氢气的影响可具有优势。
130.本发明实施例可达到一些优势。利用磁性穿隧接面堆叠以在内连结构的存储器区中形成mram单元。为了保护磁性穿隧接面堆叠的侧壁以免湿气以及氢气所造成的影响，在mram单元周围(例如在磁性穿隧接面堆叠周围)形成间隔物。间隔物可包含金属层，以吸收湿气以及氢气，且金属层位于氮化物层之间。包含金属层时，可以较小的厚度形成氮化物层，其可在形成氮化物层时减少磁性穿隧接面堆叠的侧壁的撞击损伤。间隔物亦可包含碳，其可在形成间隔物时减少磁性穿隧接面堆叠的侧壁的撞击损伤且可增加间隔物的密度。
131.根据一个实施例，提供一种半导体装置，包含第一导电特征部件，于半导体基板上，底部电极，于第一导电特征部件上，磁性穿隧接面堆叠，于底部电极上，顶部电极，于磁性穿隧接面堆叠上，以及间隔物，包含第一钝化层，接触顶部电极的侧壁、磁性穿隧接面堆叠的侧壁以及底部电极的侧壁，第一钝化层包含第一介电材料，第二钝化层，于第一钝化层上，第二钝化层包含导电材料，以及第三钝化层，于第二钝化层上，第二钝化层包含第一介电材料。在一些实施例中，第一介电材料为氮化硅。在一些实施例中，导电材料包含钽或者镁。在一些实施例中，第一钝化层具有在10埃至50埃的范围内的厚度。在一些实施例中，第二钝化层具有在5埃至20埃的范围内的厚度。在一些实施例中，第三钝化层具有在30埃至250埃的范围内的厚度。在一些实施例中，第二钝化层的厚度小于第一钝化层的厚度且小于
第三钝化层的厚度。在一些实施例中，半导体装置进一步包含位于间隔物上的介电层，介电层覆盖顶部电极的侧壁。在一些实施例中，由介电层所覆盖的顶部电极的侧壁具有在30埃至300埃的范围内的高度。在一些实施例中，介电层覆盖第二钝化层的顶面。
132.根据另一个实施例，提供一种半导体装置，包含第一导电特征部件，于半导体基板上，底部电极，于第一导电特征部件上，磁性穿隧接面堆叠，于底部电极上，顶部电极，于磁性穿隧接面堆叠上，以及间隔物，接触顶部电极的一侧壁、磁性穿隧接面堆叠的侧壁以及底部电极的侧壁，间隔物包含非晶碳，以及导电特征部件，接触顶部电极。在一些实施例中，间隔物具有在30埃至250埃的范围内的厚度。在一些实施例中，半导体装置进一步包含位于间隔物上的介电层，介电层覆盖顶部电极的侧壁。
133.根据另一个实施例，提供一种半导体装置的形成方法，包含形成底部电极层于半导体基板上，形成磁性穿隧接面膜片堆叠于底部电极层上，形成顶部电极层于磁性穿隧接面膜片堆叠上，图案化顶部电极层、磁性穿隧接面膜片堆叠以及底部电极层以形成磁性随机存取存储器单元，沉积第一氮化物层于磁性随机存取存储器单元上，沉积金属层于第一氮化物层上，沉积第二氮化物层于金属层上，以及图案化第一氮化物层、金属层以及第二氮化物层以在磁性随机存取存储器单元的侧壁上形成间隔物，其中图案化的操作暴露顶部电极层的顶面以及侧壁。在一些实施例中，氮化物层在顶部电极层的顶面之下被凹陷至在30埃至500埃的范围内的高度。在一些实施例中，金属层包含钽，而第一氮化物层以及第二氮化物层包含氮化硅。在一些实施例中，形成第二氮化物层包含执行等离子体化学气相沉积工艺。在一些实施例中，利用甲硅烷(sih4)以及氨气(nh3)作为前驱物以执行等离子体化学气相沉积工艺。在一些实施例中，形成方法进一步包含沉积介电层于间隔物以及磁性随机存取存储器单元之上，介电层覆盖顶部电极层的侧壁。在一些实施例中，介电层覆盖顶部电极层的一部分，顶部电极层的部分具有在30埃至300埃的范围内的高度。
134.前述内容概述了几个实施例的特征部件，使得本领域技术人员可更容易理解本公开的方式。本领域技术人员应该理解，他们可以容易地将本公开用作设计的基础或修改其他工艺和结构以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认知到，等效的构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。