半导体结构的制作方法

1.本发明实施例涉及半导体结构，尤其涉及具有上拉单元与常规单元的半导体结构与布局设计。


背景技术：

2.半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中，功能密度(比如单位经片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能并降低相关成本。尺寸缩小亦增加制造与处理集成电路的复杂度。
3.举例来说，在标准单元设计中，上拉单元(或带状单元)通常用于偏置下方的井区。上拉单元通常与常规单元(如进行逻辑功能的标准单元)以特定比例混合，比如每30微米长度的常规单元搭配一个上拉单元。因此需要更小的上拉单元，以进一步整合更多装置。


技术实现要素：

4.本发明一实施例关于半导体结构，其包括基板，具有第一导电型态的第一井区与第二导电型态的第二井区，且第一导电型态与第二导电型态相反。第一井区与第二井区在俯视图中沿着第一方向纵向延伸，且第一井区与第二井区的每一者包括沿着第二方向凸起的凸起部分以及沿着第二方向凹陷的凹陷部分，且第二方向垂直于第一方向。第一井区的凸起部分嵌入第二井区的凹陷部分，且第二井区的凸起部分嵌入第一井区的凹陷部分。半导体结构还包含多个第一源极/漏极结构，位于第一井区的凸起部分上；多个第二源极/漏极结构，位于第二井区上，其中第一源极/漏极结构与第二源极/漏极结构为第一导电型态且沿着第一方向大致对准；多个第三源极/漏极结构，位于第二井区的凸起部分上；以及多个第四源极/漏极结构，位于第一井区上，其中第三源极/漏极结构与第四源极/漏极结构为第二导电型态且沿着第一方向大致对准。
5.本发明另一实施例关于半导体结构。半导体结构包括：基板，具有n型的第一井区与p型的第二井区。第一井区与第二井区在俯视图中沿着第一方向纵向延伸，第一井区与第二井区的每一者包含沿着第二方向凸起的凸起部分与沿着第二方向凹陷的凹陷部分，且第二方向垂直于第一方向。第一井区的凸起部分嵌入第二井区的凹陷部分，且第二井区的凸起部分嵌入第一井区的凹陷部分。半导体结构还包括第一半导体鳍状物，自基板向上延伸并沿着第一方向连续地纵向延伸于第一井区与第二井区的凸起部分上；以及第二半导体鳍状物，自基板向上延伸并沿着第一方向连续地纵向延伸于第二井区与第一井区的凸起部分上。
6.本发明又一实施例关于集成电路布局，其包括：第一导电型态的第一井区；第二导电型态的第二井区，与第一井区相邻并与第一井区形成边界。第一导电型态与第二导电型态相反。第一井区包括朝第二井区凸起的第一部分，且第二井区包括朝第一井区凸起的第
二部分。集成电路布局还包括第一鳍状物，纵向延伸于第一井区与第二井区的第二部分上；以及第二鳍状物，纵向延伸于第二井区与第一井区的第一部分上。
附图说明
7.图1为本发明多种实施例中，具有常规单元与上拉单元的设计方块的集成电路的简化方块图。
8.图2为一实施例中，具有凸起(或凸出)部分的两个井区的部分俯视图。
9.图3为一实施例中，图1中的方块的部分俯视图。
10.图4为一实施例中，图3中的方块沿着图3的切线x1-cut的部分剖视图。
11.图5为一实施例中，标准单元与上拉单元沿着图3的切线x1-cut的部分剖视图。
12.图6为另一实施例中，标准单元与上拉单元沿着图3的切线x1-cut的部分剖视图。
13.图7为一实施例中，图3中的方块沿着图3的切线x2-cut的部分剖视图。
14.图8为一实施例中，标准单元与上拉单元沿着图3的切线x2-cut的部分剖视图。
15.图9为另一实施例中，标准单元与上拉单元沿着图3的切线x2-cut的部分剖视图。
16.图10、图11及图12为一些实施例中，图3中的方块分别沿着图3的切线y1-cut、切线y2-cut、与切线y3-cut的部分剖视图。
17.附图标记如下：
18.α*w1,β*w1:深度
19.ext-1,ext-2:距离
20.pg:栅极间距
21.p1,p2:空间
22.w1,w2:宽度
23.x1-cut,x2-cut,y1-cut,y2-cut,y3-cut:切线
24.100:装置
25.102:功能方块
26.110:基板
27.112:隔离结构
28.202,204:井区
29.202a,204a:凸起部分
30.202b,204b:凹陷
31.202',202",202a',204',204",204a':边缘
32.212a,212b,212c,212d:主动区
33.212b',212c':鳍状物
34.220,220b,220',220b':半导体层
35.222,224:源极/漏极结构
36.230:栅极堆叠
37.234,240:接点
38.235:栅极介电层
39.236,236':栅极
40.237:蚀刻停止层
41.238:栅极间隔物
42.238a:内侧间隔物
43.239:介电层
44.252,252a,252c:晶体管
45.252b,252d:上拉单元
具体实施方式
46.下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
47.下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例用以简化本发明内容而非局限本发明。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。此外，说明书中在第二工艺之前进行第一工艺的实施例，包含在第一工艺之后立刻进行第二工艺，以及在第一工艺与第二工艺之间进行额外工艺等状况。可由不同比例任意示出多种结构，以求附图清楚与简化。此外，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。
48.此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。举例来说，若翻转附图中的装置，则原本在其他单元或结构之下的单元将变成在其他单元或结构之上。元件亦可转动90
°
或其他角度，因此方向性用语仅用以说明图示中的方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围为4.5nm至5.5nm、4.0nm至5.0nm、或类似范围。
49.本发明实施例一般关于半导体结构，更特别关于具有上拉单元与常规单元的半导体结构与布局设计。在一实施例中，常规单元为标准单元如and、or、nor、反向器、或d触发器单元。在另一实施例中，常规单元可储存记忆位元或状态。常规单元包括一或多个晶体管，其位于一或多个井区(比如硅晶片中的掺杂区)上。对至少一些井区而言，上拉晶体管位于其上以适当地偏置及/或测试井区。n型井与p型井具有分开的上拉晶体管。封装接脚或封装垫可连接至最终集成电路中的上拉单元，以提供偏电压至井区。此外，测试接脚可接触上拉单元，以在制造测试时提供电压至井区。
50.在鳍状物为主的设计如鳍状场效晶体管、纳米片场效晶体管、与纳米线场效晶体管中，常规单元与上拉单元制作于半导体鳍状物之中与周围。半导体鳍状物彼此隔有一些氧化物为主的隔离结构，比如浅沟槽隔离。目前已发现这些隔离结构施加压缩机谢应力于半导体鳍状物中，产生所谓的氧化物长度定义效应或扩散长度效应(lod)。由于扩散长度效应，靠近扩散-隔离边缘的晶体管(如边缘晶体管)的效能，比远离扩散-隔离边缘的晶体管(如中心晶体管)的效能差。一般而言，边缘晶体管作为虚置晶体管而不用于电路功能。
51.在一些方式中，上拉单元所用的第一鳍状物与常规单元所用的第二鳍状物位于相
同井区上并彼此物理分隔，并分别形成相反导电型态的源极/漏极结构于上拉单元的所用第一鳍状物与常规单元所用的第二鳍状物上。第一鳍状物与第二鳍状物之间的空间够大，以提供制作相反导电型态的源极/漏极结构与隔离鳍状物所需的设计容许范围。此外，第二鳍状物的末端部分排除电路功能，因为上述的扩散长度效应。在这些方式中，鳍状物之间的空间与排除第二鳍状物的末端部分，将无法避免减少硅晶片的使用比例。本发明的目的之一为克服上述问题。
52.在本发明一实施例中，各自形成n型井与p型井，使其除了主要部分以外还具有凸起部分(或突出部分)与凹陷部分。n型井的凸起部分可嵌入p型井的凹陷部分，而p型井的凸起部分可嵌入n型井的凹陷部分。n型井与p型井上的鳍状物连续。具体而言，鳍状物连续地位于n型井与p型井的凸起部分上，而另一鳍状物连续地位于p型井与n型井的凸起部分上。上拉单元制作于井区的凸起部分上的鳍状物其部分上。常规单元制作于井区的主要部分上的鳍状物其部分上。通过此设计，不需使鳍状物断裂以制作上拉单元。这可克服上述问题。本发明的此实施例与其他实施例将搭配图1至图12进一步说明。
53.图1显示本发明多种实施例中，具有功能方块102的半导体装置100的简化方块图。半导体装置100可为微处理器、特用集成电路(asic)、场可程序化栅极阵列(fpga)、或数字信号处理器(dsp)。半导体装置100的实际功能不限于此处提供的主题。功能方块102可包含标准单元、存储器单元、虚置单元及/或上拉单元。每一单元可具有多种p型金属氧化物半导体与n型金属氧化物半导体晶体管，比如平面晶体管、鳍状场效晶体管、全绕式栅极纳米片晶体管、全绕式栅极纳米线晶体管、或其他种类的晶体管。此外，功能方块102可包含多种接点结构(或接点)、通孔、与金属线路，以用于连接晶体管的源极、漏极、与栅极(或端点)而形成集成电路。
54.图1亦显示功能方块102的部分俯视图(如布局)。在此实施例中，功能方块102包括井区202与井区204，其纵向沿着x方向且沿着y方向并列，其中y方向垂直于x方向。井区202及204掺杂相反型态的掺质，因此具有相反的导电型态。在此实施例中，井区202为p型井而井区204为n型井。在其他实施例中，井区202为n型井而井区204为p型井。n型井掺杂n型掺质如磷、砷、其他n型掺质、或上述的组合。p型井掺杂p型掺质如硼、铟、其他p型掺质、或上述的组合。功能方块102亦包括多种主动区212(包括主动区212a、212b、212c及212d)，其纵向沿着x方向并位于井区202及204上。在一些实施例中，功能方块102可包含超过四个主动区212。如下所述，常规晶体管与上拉晶体管形成于主动区212上。
55.图2显示井区202及204的形状。如图2所示，井区202的边缘202'沿着x方向，而井区202的另一边缘202"(在图2中为虚线，左侧)与边缘202'对向。在此实施例中，边缘202'平直而边缘202"曲折(比如具有多个转折)，造成凹陷202b沿着y方向凹陷至井区202中，且凸起部分(或凸出部分)202a凸出井区202的主体。在所述实施例中，边缘202"上的每一转折为90度。值得注意的是，转折可稍微偏离90度，比如多种实施例中的90
±
5度。此外，在实施井区202于半导体装置100中时，由于光刻时的光学效应，边缘202"上的转折可稍微弯曲。此外，此实施例的井区202的主体具有沿着y方向的宽度w1，凹陷202b具有沿着y方向的深度α*w1(其中α值小于1)，而凸起部分202a具有沿着y方向的深度β*w1(其中β值小于1)。井区204的形状与井区202的形状互补。井区204具有沿着x方向的边缘204'，以及与边缘204'相对的另一边缘204"(图2中的虚线，右侧)。在此实施例中，边缘204'平直而边缘204"曲折(比如具有
多个转折)，造成凹陷204b沿着y方向凹陷至井区204中，且凸起部分(或凸出部分)204a凸出井区204的主体。在所述实施例中，边缘204"上的每一转折为90度。值得注意的是，转折可稍微偏离90度，比如多种实施例中的90
±
5度。此外，在半导体装置100中实施井区204时，由于光刻时的光学效应，边缘204"的转折可稍微弯曲。此外，实施例的井区204的主体具有沿着y方向的宽度w2。在一些实施例中，宽度w2可与宽度w1相同。在其他实施例中，宽度w2可与宽度w1不同(比如约0.9*w1至约1.1*w1)。凹陷204b沿着y方向的深度为约β*w1，而凸起部分204a沿着y方向的宽度为约α*w1。
56.在此实施例中，凸起部分204a嵌入凹陷202b，而凸起部分202a嵌入凹陷204b，如图1所示。凸起部分202a的边缘沿着y方向，对准凸起部分204a的边缘。边缘202"与204"重叠，其亦可为井区202与井区204之间的边界。在一些实施例中，α值为约0.4至0.6，比如约0.45至约0.55。如图1(与下述内容)所示，主动区212b位于凸起部分204a上以形成井区204所用的上拉单元。选用上述范围的α值可改善形成井区204与主动区212的工艺容许范围。举例来说，若α值过小(比如小于0.4)，则井区204的边缘204a'与主动区212b的边缘之间的距离ext-1可能小到上拉单元无法适当作用，或者可能负面影响井区202。另一方面，若α值过大(比如大于0.6)，则井区204与主动区212a彼此可能靠太近，而使形成于主动区212a上的常规晶体管无法适当作用。类似地，一些实施例的β值设计为约0.4至0.6(比如约0.45至约0.55)，以改善形成井区202与主动区212时的工艺容许范围。举例来说，若β值过小(比如小于0.4)，则井区202的边缘202a'与主动区212c的边缘之间的距离ext-2可能过小而使上拉单元无法适当作用，或负面地影响井区204。另一方面，若β值过大(比如大于0.6)，则井区202与主动区212d可能彼此靠太近，使形成于主动区212d上的常规晶体管无法适当作用。在一些实施例中，α值与β值大致相同。在一些实施例中，α值与β值不同但差异不大，比如差异约10％至20％，使井区202及204为大致相同的区域。在多种实施例中，α值与β值的总和可为0.8至1.2，使功能方块102的布局具有足够弹性。在一些实施例中，在一些实施例中，α值与β值各自为约0.5，且α值与β值的总和为约1.0，使边缘204a'及202a'至主动区212的附近边缘之间的距离相同且具有足够的工艺容许范围。
57.如图1所示，主动区212a只位于井区202上，而主动区212b连续地位于井区202与井区204的凸起部分(如凸起部分204a)上，主动区212c连续地位于井区204与井区202的凸起部分(如井区的凸起部分202a)上，而主动区212d只位于井区204上。凸起部分204a的边缘204a'在主动区212a及212b之间，且实质上平行于主动区212a及212b的边缘。边缘204a'与主动区212b的边缘隔有距离ext-1。凸起部分202a的边缘202a'在主动区212c及212d之间，且实质上平行于主动区212c及212d的边缘。边缘202a'与主动区212c的边缘隔有距离ext-2。距离ext-1及ext-2设计为在形成井区202及204与主动区212时，提供足够的工艺容许范围。在一些实施例中，距离ext-1设计为主动区212a与212b之间的空间p1的约20％至80％，而距离ext-2设计为主动区212c及212d之间的空间p2的约20％至80％。举例来说，若距离ext-1及ext-2超出上述范围，则上拉单元无法适当作用、井区可能错误的偏置及/或附近的常规晶体管无法适当作用的风险增加。在一些实施例中，每一主动区212a、212b、212c及212d的形式为一或多个半导体鳍状物。在这些实施例中，主动区212a、212b、212c及212d亦可分别视作鳍状物。
58.如下所示，凸起部分204a上的主动区212b的部分设置为用于井区204所用的上拉
单元。类似地，凸起部分202a上的主动区212c的部分设置为用于井区202所用的上拉单元。其于的主动区212b及212c以及主动区212a及212d设置为用于常规单元及/或虚置单元。此布局设计比其他方式更紧密。为了以下所述的至少两个原因，上拉晶体管所用的主动区与常规及/或虚置单元所用的主动区不相连。首先，主动区212b及212c连续越过上拉单元与常规及/或虚置单元而不断裂。这可避免主动区之间的末端至末端的空间。再者，此布局设计可减少扩散长度效应所影响的主动区面积，而扩散长度效应会影响主动区末端的装置及/或单元。因此此布局设计可有效产生相同数目的功能单元，但比其他方式的面积更小。在一些应用中，对沿着x方向延伸约30μm至约35μm的标准单元布局而言，可减少约0.5％至1％的硅区。
59.如图3所示，功能方块102还包含多种栅极堆叠230，其纵向沿着y方向并位于主动区212a至212d上。在一实施例中，每一栅极堆叠230为布局设计中的连续片段，且可在制作时切割成不相连的片段，以形成晶体管所用的个别栅极端。在一实施路中，图4至12显示一些实施例中，功能方块102沿着图3中的切线(如切线x1-cut、切线x2-cut、切线y1-cut、切线y2-cut、与切线y3-cut)的剖视图。
60.图4显示一实施例中，功能方块102沿着图3中的切线x1-cut的剖视图，其纵向沿着主动区212b。图5显示一实施例中，晶体管252a与上拉单元252b其更详细的剖视图。
61.如图4及图5所示，功能方块102包括基板110，而井区202及204形成其中或其上。在此实施例中，主动区212b的形式为半导体鳍状物，因此亦可视作鳍状物。鳍状物如主动区212b自基板110与井区202及204向上凸起。为了方便说明，在凸起部分204a上的主动区212b的部分可设计为主动区或鳍状物212b'。晶体管252a还包含栅极间隔物238位于栅极堆叠230的侧壁上，而源极/漏极结构222位于栅极堆叠230的两侧上并与栅极间隔物238、源极/漏极接点234、蚀刻停止层237、介电层239、以及栅极接点240相邻。栅极堆叠230包括导电栅极236与一或多个栅极介电层235。上拉单元252b与晶体管252a包括相同单元，差别在于上拉单元252b不具有栅极接点且其导电栅极设计为导电栅极236'。功能方块102的单元将进一步说明如下。
62.在此实施例中，基板110为硅基板。举例来说，其可为硅晶片或含有单晶硅的基板。在其他实施例中，基板110可包含另一半导体元素如锗，半导体化合物如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或锑化铟。半导体合金如硅锗、磷砷化镓、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、或磷砷化镓铟，或上述的组合。
63.在一实施例中，井区202及204的形成方法为掺杂基板110的多种部分。举例来说，p型井的形成方法可为采用光刻以产生掺杂掩模，其中掺杂掩模覆盖基板110对应n型井的区域，并以一或多种p型掺质掺杂未被掺杂掩模所覆盖的基板110，再移除掺杂掩模。基板110的掺杂区转变为p型井。n型井的形成方法类似。在此考虑下，可依据图2所示的布局产生掺杂掩模。
64.在此实施例中，鳍状物如主动区212(包括鳍状物如主动区212a、212b、212c及212d)与基板110的材料相同，比如包含单晶硅。可由任何合适方法图案化鳍状物如主动区212。举例来说，可采用一或多道光刻工艺图案化鳍状物如主动区212，比如双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成间隔物层于
基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺，以沿着图案化的牺牲层的侧部形成间隔物。接着移除牺牲层，而保留的间隔物或芯之后可作为图案化鳍状物如主动区212所用的掩模单元。举例来说，掩模单元可用于蚀刻凹陷至基板110之上或之中的半导体层中，并留下鳍状物如主动区212于基板110上。蚀刻工艺可包含干蚀刻、湿蚀刻、反应性离子蚀刻及/或其他合适工艺。举例来说，干蚀刻工艺可实施含氧气体、含氟气体(如四氟化碳、六氟化硫、二氟甲烷、氟仿及/或六氟乙烷)、含氯气体(如氯气、氯仿、四氯化碳及/或三氯化硼)、含溴气体(如溴化氢及/或溴仿)、含碘气体、其他合适气体及/或等离子体及/或上述的组合。举例来说，湿蚀刻工艺可包含在稀氢氟酸，氢氧化钾溶液，氨，含氢氟酸、硝酸及/或醋酸的溶液，或其他合适的湿蚀刻剂中进行蚀刻。形成鳍状物如主动区212的方法的许多其他实施例亦适用。此外，此实施例中的鳍状物如主动区212b所掺杂的掺质型态与井区202相同，而鳍状物212b'所掺杂的掺质型态与井区204相同。
65.在多种实施例中，源极/漏极结构222可为n型或p型。在一实施例中，井区202为p型井，井区204为n型井，而源极/漏极结构222为n型，使晶体管252为n型金属氧化物半导体场效晶体管而上拉单元252b为n型上拉单元(比如n型井所用的上拉单元)。在另一实施例中，井区202为n型井，井区204为p型井，而源极/漏极结构222为p型，使晶体管252a为p型金属氧化物半导体场效晶体管而上拉单元252b为p型上拉单元(比如p型井所用的上拉单元)。此外，在图5所示的实施例中，晶体管252a为鳍状场效晶体管，而上拉单元252b为鳍状场效晶体管上拉单元。在一实施例中，n型源极/漏极结构222可包含外延成长的硅，且可掺杂碳、磷、砷、其他n型掺质、或上述的组合(比如形成掺杂碳的硅外延源极/漏极结构、掺杂磷的硅外延源极/漏极结构、或掺杂碳与磷的硅外延源极/漏极结构)。在一实施例中，p型源极/漏极结构222可包含外延成长的硅锗或锗，其可掺杂硼、其他p型掺质、或上述的组合(比如形成掺杂硼的硅锗外延源极/漏极结构)。源极/漏极结构222的形成方法可为蚀刻沟槽至鳍状物如主动区212中，并采用化学气相沉积技术(如气相外延)、分子束外延、其他合适外延成长工艺、或上述的组合以外延成长半导体材料于沟槽中。
66.在一实施例中，栅极介电层235可包含界面层与高介电常数的介电层。界面层可包含介电材料如氧化硅、氧化铪硅、氮氧化硅、其他含硅的介电材料、其他合适的介电材料、或上述的组合。界面层的形成方法可为热氧化、化学氧化、原子层沉积、化学气相沉积、其他合适工艺、或上述的组合。高介电常数的介电层可包含高介电常数的介电材料，比如氧化铪、氧化铪硅、硅酸铪、氮氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、二氧化锆、氧化锆硅、氧化铝、氧化铝硅、三氧化二铝、氧化钛、二氧化钛、氧化镧、氧化镧硅、三氧化二钽、五氧化二钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、碳酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。高介电常数的介电材料通常指的是具有高介电常数(比如大于氧化硅的介电常数如约3.9)的介电材料。高介电常数的介电层的形成方法可为此处所述的任何工艺，比如原子层沉积、化学气相沉积、物理气相沉积、氧化物为主的沉积工艺、其他合适工艺、或上述的组合。
67.在一实施例中，每一导电栅极236及236'可包含功函数金属层与基体金属层。在晶体管252a为n型金属氧化物半导体场效晶体管的实施例中，导电栅极236中的功函数金属层可提供n型功函数。在晶体管252a为p型金属氧化物半导体场效晶体管的实施例中，导电栅极236中的功函数金属层可提供p型功函数。另一方面，集成电路如装置100不实际采用栅极
236'(即无栅极接点连接至栅极236')。因此其功函数金属层可为n型功函数金属或p型功函数金属，以提供设计弹性。p型功函数金属层可包含任何合适的p型功函数材料，比如氮化钛、氮化钽、氮化钽硅、钌、钼、铝、氮化钨、碳氮化钨、锆硅化物、钼硅化物、钽硅化物、镍硅化物、其他p型功函数材料、或上述的组合。n型功函数金属层包括任何合适的n型功函数材料，比如钛、铝、银、锰、锆、钛铝、碳化钛铝、碳化钛铝硅、碳化钽、碳氮化钽、氮化钽硅、钽铝、碳化钽铝、碳化钽铝硅、氮化钛铝、其他n型功函数材料、或上述的组合。功函数金属层的形成方法可采用合适的沉积工艺，比如化学气相沉积、物理气相沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、电镀、其他沉积工艺、或上述的组合。栅极236及236'的基体金属层包含合适的导电材料如钴、铝、钨及/或铜。基体金属层可额外地或共同包含其他金属、金属氧化物、金属氮化物、其他合适材料、或上述的组合。
68.栅极间隔物238的形成方法可为任何合适工艺，且可包含介电材料。介电材料可包含硅、氧、碳、氮、其他合适材料、或上述的组合，比如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅。
69.蚀刻停止层237可包含硅与氮，比如氮化硅或氮氧化硅。接点234及240包括导电材料如铝、铝合金(比如铝硅铜合金)、铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、其他合适金属、或上述的组合。金属硅化物可包含镍硅化物、钴硅化物、钨硅化物、钽硅化物、钛硅化物、铂硅化物、铒硅化物、钯硅化物、或上述的组合。介电层239可包含介电材料如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷所形成的氧化物、磷硅酸盐玻璃、低介电常数的介电材料、其他合适的介电材料、或上述的组合。
70.如图4所示，一些晶体管252a与上拉单元252b可靠近两个井区202及204之间的边界如边缘202"(或204")。在一些实施例中，与边界如边缘202"及204"具有1.5倍的栅极间距pg的这些晶体管252a与上拉单元252b，设计为虚置单元而不用于常规电路功能或井区上拉功能。这是为了在形成井区202及204以及图案化栅极堆叠230时，解决对准光掩膜与光刻时所产生的任何叠对偏移。
71.图6显示其他实施例中，晶体管252a与上拉单元252b其更详细的剖视图。在此实施例中，晶体管252a为全绕式栅极场效晶体管(比如全绕式栅极纳米片场效晶体管或全绕式栅极纳米线场效晶体管)，而上拉单元252b为全绕式栅极上拉单元。此实施例与图5所示的实施例之间的主要差异在于两个源极/漏极结构222之间的区域。在图6所示的实施例中，晶体管252a还包含多个半导体层220b连接源极/漏极结构222，而上拉单元252b还包括多个半导体层220b'连接源极/漏极结构222。
72.半导体层220及220'可包含硅、锗、硅锗、或另一合适的半导体材料。可采用相同工艺形成半导体层220及220'，其采用半导体层220作为例子说明如下。先形成半导体层220为半导体层堆叠的部分，而半导体层堆叠包括半导体层220与不同材料的其他半导体层。采用一或多道光刻工艺将半导体层堆叠图案化成鳍状物，包括双重图案化或多重图案化工艺(比如采用与形成鳍状物如主动区212的方法相同的工艺)。在形成栅极堆叠230的栅极置换工艺时，可选择性蚀刻半导体层堆叠以移除其他半导体层，并留下半导体层220悬空于基板110上。如图6所示，亦分别形成栅极介电层235与栅极236及236'于半导体层220及220'之间。此外，内侧间隔物238a横向地位于源极/漏极结构222与栅极堆叠230之间，并垂直地位
于半导体层220b及220b'之间。内侧间隔物238a可包含介电材料如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅。
73.图7为一实施例中，功能方块102沿着图3中的切线x2-cut的剖视图，而切线x2-cut的纵向沿着主动区212c。图8显示一实施例中，晶体管252c与上拉单元252d的细节剖视图，其中晶体管252c为鳍状场效晶体管，而上拉单元252d为鳍状场效晶体管上拉单元。图9显示其他实施例中，晶体管252c与上拉单元252d其更详细的剖视图，其中晶体管252c为全绕式栅极场效晶体管，而上拉单元252d为全绕式栅极上拉单元。晶体管252c及上拉单元252d的结构，可分别与晶体管252a及上拉单元252b的结构类似，而类似标号可用于标示类似结构。如图7至图9所示，鳍状物如主动区212c自基板110与井区202及204向上凸起。为了方便说明，凸起部分202a上的鳍状物如主动区212c的部分标示为鳍状物212c'。此外，此实施例中的鳍状物如主动区212c所掺杂的掺质型态与井区204相同，而鳍状物212c'所掺杂的掺质型态与井区202相同。此外，每一晶体管252c与上拉单元252d包括两个源极/漏极结构224。源极/漏极结构224与源极/漏极结构222的导电型态相反。在一实施例中，源极/漏极结构222为p型，而源极/漏极结构224为n型。在另一实施例中，源极/漏极结构222为n型，而源极/漏极结构224为p型。此外，一些晶体管252c与上拉单元252d可靠近两个井区202及204之间的边界如边缘202"或204"(图7)。在一些实施例中，与边界如边缘202"及204"具有1.5倍的栅极间距pg的这些晶体管252c与上拉单元252d，设计为虚置单元而不用于常规电路功能或井区上拉功能。这是为了在形成井区202及204以及图案化栅极堆叠230时，解决对准光掩膜与光刻时所产生的任何叠对偏移。
74.图10为一实施例中，功能方块102沿着图3中的切线y1-cut的剖视图。如图10所示，在基板110之中或之上产生井区202及204，鳍状物如主动区212a自基板110与井区202向上延伸，鳍状物212b'、主动区212c及主动区212d自基板110与井区204向上延伸，源极/漏极结构222位于主动区212a及鳍状物212b'上，而源极/漏极结构224位于鳍状物如主动区212c及212d上。功能方块102还包括隔离结构112以隔离鳍状物如主动区212。隔离结构112可包含氧化硅、氮化硅、氮氧化硅、氟硅酸盐玻璃、低介电常数的介电材料及/或其他合适的绝缘材料。在一实施例中，隔离结构112为浅沟槽隔离，其形成方法可为蚀刻沟槽于基板110之中或之上(比如形成鳍状物如主动区212的工艺的部分)，将绝缘材料填入沟槽、并对绝缘材料进行化学机械研磨工艺及/或回蚀刻工艺，以保留绝缘材料作为隔离结构112。其他种类的隔离结构亦适用，比如场氧化物或局部氧化硅。隔离结构112可包含多层结构，比如具有一或多个衬垫层(如氮化硅)于基板110与鳍状物如主动区212的表面上，以及主要隔离层(如氧化硅)于一或多个衬垫层上。如图10所示，隔离结构112的一部分位于井区202及204之间的边界上。图10亦显示主动区212a与鳍状物212b'之间的空间p1，以及井区204的边缘与鳍状物212b'之间的距离ext-1。如图1所示，一些实施例中的距离ext-1可为空间p1的约20％至80％，以提供足够的工艺容许范围。
75.图11显示一实施例中，功能方块102沿着图3中的切线y2-cut的剖视图。图12显示一实施例中，功能方块102沿着图3中的切线y3-cut的剖视图。图11及12所示的结构与图10所示的结构类似，因此省略图11及图12中的重复内容以简化说明。图11亦显示鳍状物212c'与主动区212d之间的空间p2，以及井区202的边缘与鳍状物212c'之间的距离ext-2。如图1所示，一些实施例的距离ext-2可为空间p2的约20％至80％，以提供足够的工艺容许范围。
76.如上所述，功能方块102可提供井区上拉单元(如上拉单元252b及252d)以提供电压(或偏压)至装置100中的n型井与p型井(如井区202及204)。对大井区而言，横跨井区的电压下降可能很明显而造成井区的一些部分所用的偏压不足，除非插入上拉单元。在多种实施例中，上拉单元252b及252d可位于功能方块102的选定区域中，以提供井区所用的足够偏压。举例来说，井区202及204的长度每30μm至35μm即重复一次凸起部分202a及204a，可提供足够区域以用于上拉单元。由于本发明实施例的紧密设计，可减少导入上拉单元所造成的面积损失，并增加装置的集成程度。
77.本发明一或多个实施例可提供许多优点至半导体装置与其形成方法，但不局限于此。举例来说，本发明实施例提供上拉单元已与常规单元(或晶体管)相邻，其中上拉单元与常规单元形成于连续主动区(或连续鳍状物)上。这可避免主动区设计中的断裂，并减少扩散长度效应对集成装置的影响。这可有效缩小上拉单元的尺寸，以实现更紧密的电路设计。本发明实施例可轻易整合至已知的半导体制造工艺。
78.本发明一实施例关于半导体结构，其包括基板，具有第一导电型态的第一井区与第二导电型态的第二井区，且第一导电型态与第二导电型态相反。第一井区与第二井区在俯视图中沿着第一方向纵向延伸，且第一井区与第二井区的每一者包括沿着第二方向凸起的凸起部分以及沿着第二方向凹陷的凹陷部分，且第二方向垂直于第一方向。第一井区的凸起部分嵌入第二井区的凹陷部分，且第二井区的凸起部分嵌入第一井区的凹陷部分。半导体结构还包含多个第一源极/漏极结构，位于第一井区的凸起部分上；多个第二源极/漏极结构，位于第二井区上，其中第一源极/漏极结构与第二源极/漏极结构为第一导电型态且沿着第一方向大致对准；多个第三源极/漏极结构，位于第二井区的凸起部分上；以及多个第四源极/漏极结构，位于第一井区上，其中第三源极/漏极结构与第四源极/漏极结构为第二导电型态且沿着第一方向大致对准。
79.在一实施例中，第一井区的凸起部分的边缘沿着第二方向对准第二井区的凸起部分的边缘。在另一实施例中，第一导电型态为n型且第二导电型态为p型。在又一实施例中，第一导电型态为p型且第二导电型态为n型。
80.在一实施例中，半导体结构还包括：第一半导体鳍状物，自基板向上延伸并沿着第一方向连续地纵向延伸于第一井区与第二井区的凸起部分上；以及第二半导体鳍状物，自基板向上延伸并沿着第一方向连续地纵向延伸于第二井区与第一井区的凸起部分上。第三源极/漏极结构与第四源极/漏极结构位于第一半导体鳍状物上，而第一源极/漏极结构与第二源极/漏极结构位于第二半导体鳍状物上。在其他实施例中，半导体结构还包括隔离结构，横向地位于第一半导体鳍状物与第二半导体鳍状物之间，其中第一井区与第二井区之间的边界低于隔离结构。在另一实施例中，半导体结构还包括第三半导体鳍状物，自基板向上延伸并沿着第一方向连续地纵向延伸于第一井区上，其中第一井区与第二井区的凸起部分之间的边界沿着第一方向并位于第一半导体鳍状物与第三半导体鳍状物之间。在一些实施例中，半导体结构还包括第四半导体鳍状物，自基板向上延伸且沿着第一方向连续地纵向延伸于第二井区上，其中第二井区与第一井区的凸起部分之间的边界沿着第一方向并位于第二鳍状物与第四鳍状物之间。
81.在一些实施例中，半导体结构还包括第一栅极堆叠，位于基板之上与两个第一源极/漏极结构之间；第二栅极堆叠，位于基板之上与两个第二源极/漏极结构之间；第三栅极
堆叠，位于基板之上与两个第三源极/漏极结构之间；以及第四栅极堆叠，位于基板之上与两个第四源极/漏极结构之间，其中第一栅极堆叠与第四栅极堆叠沿着第二方向大致对准，且第二栅极堆叠与第三栅极堆叠沿着第二方向大致对准。
82.本发明另一实施例关于半导体结构。半导体结构包括：基板，具有n型的第一井区与p型的第二井区。第一井区与第二井区在俯视图中沿着第一方向纵向延伸，第一井区与第二井区的每一者包含沿着第二方向凸起的凸起部分与沿着第二方向凹陷的凹陷部分，且第二方向垂直于第一方向。第一井区的凸起部分嵌入第二井区的凹陷部分，且第二井区的凸起部分嵌入第一井区的凹陷部分。半导体结构还包括第一半导体鳍状物，自基板向上延伸并沿着第一方向连续地纵向延伸于第一井区与第二井区的凸起部分上；以及第二半导体鳍状物，自基板向上延伸并沿着第一方向连续地纵向延伸于第二井区与第一井区的凸起部分上。
83.在一实施例中，半导体结构还包括：第一源极/漏极结构，位于第一井区的凸起部分上的第二半导体鳍状物的第一部分上；以及第二源极/漏极结构，位于第二井区上的第二半导体鳍状物的第二部分上，其中第一源极/漏极结构与第二源极/漏极结构为n型。在其他实施例中，半导体结构还包括第三源极/漏极结构，位于第二井区的凸起部分上的第一半导体鳍状物的第一部分上；以及第四源极/漏极结构，位于第一井区上的第一半导体鳍状物的第二部分上，其中第三源极/漏极结构与第四源极/漏极结构为p型。
84.在一实施例中，第一井区的凸起部分的边缘沿着第二方向对准第二井区的凸起部分的边缘。在一些实施例中，半导体结构还包括第三半导体鳍状物，自基板向上延伸且沿着第一方向连续地纵向延伸于第一井区上，其中第一井区与第二井区的凸起部分之间的边界大致沿着第一方向且位于第一半导体鳍状物与第三半导体鳍状物之间。在其他实施例中，半导体结构还包括：第四半导体鳍状物，自基板向上延伸且沿着第一方向连续地纵向延伸于第二井区上，其中第二井区与第一井区的凸起部分之间的边界大致沿着第一方向且位于第二半导体鳍状物与第四半导体鳍状物之间。
85.本发明又一实施例关于集成电路布局，其包括：第一导电型态的第一井区；第二导电型态的第二井区，与第一井区相邻并与第一井区形成边界。第一导电型态与第二导电型态相反。第一井区包括朝第二井区凸起的第一部分，且第二井区包括朝第一井区凸起的第二部分。集成电路布局还包括第一鳍状物，纵向延伸于第一井区与第二井区的第二部分上；以及第二鳍状物，纵向延伸于第二井区与第一井区的第一部分上。
86.在一实施例中，第一井区的第一部分的边缘沿着第一鳍状物的宽度方向，对准第二井区的第二部分的边缘。在一实施例中，集成电路布局还包括第三鳍状物纵向延伸于第一井区上并平行于第一鳍状物，其中第一井区与第二井区之间的边界的一部分落在第一鳍状物与第三鳍状物之间。在其他实施例中，集成电路布局还包括第四鳍状物纵向延伸于第二井区上并平行于第二鳍状物，其中第一井区与第二井区之间的边界的另一部分落在第二鳍状物与第四鳍状物之间。在一些实施例中，集成电路布局还包括栅极，其纵向延伸的方向垂直于第一鳍状物与第二鳍状物。
87.上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与
范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。