专利名称：亚基本图线尺寸图形的形成的制作方法
技术领域：
本发明涉及集成电路制造过程中亚基本图线尺寸图形(sub-groundrulefeatures)的形成。尤其涉及利用化学机械抛光技术的金属线的形成。
在电子器件的制造过程中，需要在基底上形成一些绝缘层、半导体层和导电层。这些层被构图以形成一些图形(features)和空白(spaces)。这些图形和空白被构图以形成各种器件，如晶体管、电容器和电阻。然后把这些器件连接起来以实现需要的电学功能，形成一个集成电路(IC)。各种器件层的形成和构图是通过现有的制造技术实现的，如氧化、注入、沉积、硅外延生长、光刻和刻蚀。这些技术在S．M．Sze的“VLSI技术”(VLSI Techno1ogy，2nd ed，New York，McGraw-Hill，1988)一书中进行了描述，此处仅用来作为参考。
对集成电路进一步小型化的要求导致更小和更密排的图形和空白以提高基底单位面积上的器件密度。然而，这些图形和空白的大小取决于光刻系统的分辨能力。这是指最小图形尺寸(F)或基本图线尺寸(GR)。
用于对上述基底构图以形成图形的光刻技术典型地包括在基底的表面上沉积一层光致抗蚀层。用一个产生例如深紫外线(DUV，deep ultra-violet)辐射的曝光光源照射一个包括所需图案的掩模；此照射产生一个投射的或印刷于基底表面的掩模的图像，由DUV的辐射选择性地对光致抗蚀剂层曝光。依据所用的是正的还是负的光致抗蚀剂，在显影过程中要么去除光致抗蚀剂的曝光部分，要么去除光致抗蚀剂的未曝光部分，以便选择性地暴露下面的基底区域。然后用例如反应离子刻蚀(RIE)对上述暴露部分进行构图或刻蚀，以产生图形和空白。因此，图形尺寸由用于产生掩模图像的曝光源的波长和用于在光致抗蚀层上投射该图像的光学系统的精度限制。
为了提高密度和现有光刻系统的能力，有必要产生比上述图形或基本图线尺寸更小的图形和空白。
作为一个例子，金属线用来把一个集成电路的各个器件互相连接起来。金属线通常由下列两种方式之一制得1)在一个半导体基底上沉积一个金属层；在该金属层之上沉积一个光致抗蚀剂层；对该光致抗蚀剂层进行构图以在上述金属层之上形成一些开口；以及刻蚀掉开口中的金属，2)用光刻工艺在基底中形成一些开口或沟槽；以及在这些开口内沉积金属。多余的金属可以通过采用蚀刻剂或采取化学机械抛光技术的平坦化方式去除，以除去基底表面之上的多余金属。
为了提高集成电路的密度，需要更小的图形如金属线。尽管降低图形尺寸的一种方式是考虑采用更先进的能够产生更小图形的光刻系统，但是这需要大量资金。另外，在制造过程中这种更先进的光刻系统并不可行，因为它们增加原料准备时间或者它们所使用的材料，例如光致抗蚀剂很贵。
根据上述讨论，人们希望能生产亚基本图线尺寸的图形。
发明者已经发现了一种用化学机械抛光技术在一个绝缘体基底上形成小尺寸金属线的方法。
根据本发明，一个带有第一绝缘层的基底用光刻技术构图，并刻蚀，以在基底上打开一个沟槽。然后在该沟槽内填充一个第二绝缘层。再用化学机械抛光对此第二绝缘层进行平面化处理，直到第一绝缘层的表面之上的第二绝缘层被去除，只剩下沟槽内的作为插塞的第二绝缘材料。
继续进行化学机械抛光，直至在绝缘插塞的各侧形成一些小沟槽。这些沟槽即亚基本图线尺寸图形，可以再用金属填充，并用化学机械抛光去除多余的金属以形成亚基本图线尺寸图线。
可供选择地，保留在基底内的绝缘材料插塞可被刻蚀掉并以与第一绝缘层相同的绝缘材料代替。这样，第一个介电结构具有全部相同的材料并且其内具有亚基本图线尺寸的金属线。
以下结合附图来详述本发明的优选实施例。附图中
图1-6显示了根据本发明的一个实施例形成亚基本图线尺寸图形的过程中的一个基底的截面图；图7是显示一个绝缘基底上被由于化学机械抛光而形成的凹槽包围的开口的原子力显微照片。
本发明涉及在半导体制造过程中亚基本图线尺寸图形的形成。为了便于对本发明进行讨论，正文中描述了金属线的形成。但是，本发明涉及一般的亚基本图线尺寸图形的形成。在一个实施例中，亚基本图线尺寸图形的产生通过抛光如化学机械抛光(CMP，chemical mechanical polishing)实现。
参考图1，这里示出了一个半导体基底12，例如一个硅晶片。也可以是其它基底，例如锗、砷化镓、绝缘体外延硅(SOI)或其它半导体材料。所述晶片包括一个形成于其上的集成电路(未示出)。该集成电路包括，例如，随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、只读存储器(ROM)和专用集成电路(ASIC)。集成电路也可以是逻辑器件或其它器件。该集成电路可以处于制造工艺中的任意阶段。典型地，同时在晶片上并列地形成多个集成电路。工艺完成后切割晶片使之分离成许多单个的芯片。最后包装这些芯片成为最终产品。为了便于理解，本发明以描述在一基底上形成一个单独的集成电路进行说明。
作为示例，一层包括例如二氧化硅的介电材料的绝缘层12沉积在包括集成电路的基底10上。各种氧化物，例如原硅酸四乙酯(TEOS)、氧化硅烷(Silane oxide)、SAUSG、LPTEOS(低压沉积TEOS)和HDP TEOS(高密度等离子沉积TEOS)等也可用来形成上述介电层。也可用SiN形成介电层。该介电层用作层间介电层。该介电层应该足够厚以绝缘上述基底表面和导电层。典型地，该介电层约为几千埃厚。
用现有的光刻技术对绝缘层构图。此技术包括，例如，沉积一层对光刻系统的曝光光源的波长敏感的光致抗蚀剂层13。以一种曝光光源利用一个掩模对光致抗蚀剂层进行选择性曝光。然后用一种显影液去除光致抗蚀剂层的曝光的部分，产生一个暴露下面的介电层的开口14。尽管以上描述的是一种正性的光致抗蚀剂，但也可以用其它光致抗蚀剂，如负性光致抗蚀剂。
参考图2，刻蚀基底，以去除未被光致抗蚀剂层保护的区域14内的介电材料12的一部分。这种刻蚀包括例如反应离子刻蚀(RIE)。区域14应有足够的深度以便容纳将要形成的亚基本图线尺寸图形的深度。直观地讲，开口14的宽度W1约是上述光刻系统的基本图线尺寸。
在图3中，光致抗蚀层被去除以暴露出介电层12。然后在该介电层上沉积一层绝缘层15，填充开口14和介电层12的表面。绝缘层15可以由各种材料组成。这些材料包括多晶硅(poly)、氧化物或任意的绝缘材料，只要它不同于介电层12。去除工艺，例如化学机械抛光对层12和层15之间的选择性应该能够足以去除层15而不明显地改变层12。在一个实施例中，层12和层15之间选择性比大于或等于5∶1(层12∶层15≥约5∶1)。在一个实施例中，上述绝缘层包括多晶硅。绝缘层15的厚度应足以有效地填充上述开口，并使后续抛光工艺能在介电层12和绝缘层15之间形成一个平整的表面。
参考图4，层15被抛光。在一个实施例中，层15用例如化学机械抛光技术抛光。化学机械抛光去除绝缘层15，暴露介电层12的表面。结果，一个由上述绝缘层材料15构成的插塞16保留在开口14内。该化学机械抛光工艺产生一个具有插塞16和介电层12的平面的表面。
根据本发明，在暴露了介电层12以后继续保持化学机械抛光工艺一小段时间，以使基底过度抛光。已经发现过度抛光可以去除上述介电层12与绝缘层15的交界部分17，而上表面20和21仍然基本上保持在一个平面上。所形成的沟槽的宽度W2小于W1。这些沟槽便是亚基本图线尺寸图形。上述化学机械抛光工艺的持续时间取决于待形成的沟槽的所需深度和宽度。此外，该持续时间还取决于材料15的去除速率。典型地，化学机械抛光过度抛光时间约在10到60秒范围内。
在图5中，在基底上沉积一层导电材料层30，填充沟槽18并覆盖介电层13。该导电层包括例如钨、铝和铜。用于在集成电路内将各个器件互相连接的其它导电材料也可以采用。该导电材料层的厚度应足以完全填充沟槽。典型地，应该有多余的材料充满介电层12的上表面。
参考图6，导电层被抛光，暴露出插塞16和介电层12的表面。结果，沟槽18由导电材料填充，形成了用于例如将集成电路器件互连的金属线。
可供选择地，可以用光刻技术刻蚀掉插塞16并代之以与基底12相同的材料。在这种情况下，除上述金属线18以外，基底12内的所有材料都相同。
图7是用原子力显微技术(atomic force microscope)取得的一张显示本发明的照片。基底包括沉积于其上的二氧化硅层。该氧化层是用现有的化学气相沉积工艺选用TEOS沉积制得。第二绝缘层是未掺杂多晶硅。用光刻技术形成的开口宽度约为0．3μm(3000埃)且由多晶硅填充。用于形成该开口的光刻系统的基本图线尺寸为0．25μm。
刻蚀该开口和进行化学机械抛光步骤之后，该开口各侧将形成凹陷(troughs)，参见图7中开口周围的黑色环。这些凹陷的深度为590埃而宽度为630埃，远远小于光刻系统的基本图线尺寸。
尽管本发明已经参照各个实施例进行了具体的说明和描述，但是本领域的技术人员将认识到在不背离本发明范围的情况下可以对其进行各种修正和变化。仅仅作为例子，以具体材料的绝缘层和介电层的实施例对本发明进行了阐述性说明。另外，开口的尺寸可以就具体的应用进行变化。因此本发明的范围不应该受以上描述内容限定，而应该根据所附的权利要求内容以及其全部范围的等同物进行限定。
权利要求
1．一种用于在集成电路的制造中形成亚基本图线尺寸图形的方法，包括提供一个其上沉积了介电层的基底；在该介电层上形成一个开口；在该基底之上沉积一个绝缘层，填充上述开口并覆盖所述介电层；以及抛光所述绝缘层，以暴露出所述介电层并在所述开口内形成一个绝缘柱，其中，基底被过度抛光，以除去在所述绝缘柱和所述介电层的界面处的介电层部分，被除去的部分形成亚基本图线尺寸图形。
全文摘要
一种用于在基底上形成一个非常小直径金属的方法,包括:用光刻技术在基底上形成一个开口,用一种介电材料填充该开口并用化学机械抛光技术平面化该基底,持续化学机械抛光工艺以便在介电层的各侧形成沟槽,用金属填充这些沟槽并用化学机械抛光技术平面化该金属层。
文档编号H01L21/304GK1204151SQ98115620
公开日1999年1月6日 申请日期1998年6月30日 优先权日1997年6月30日
发明者罗伯特·普莱斯尔 申请人:西门子公司