专利名称：带有外延隐埋层的瓶形沟槽式电容器的制作方法
这是1998年4月6日提交的题目为“TREANCH CAPACITOR WITHEPI BURIED LAYER”的USSN09/056119的部分继续申请。
本发明一般而言涉及器件和器件制造，更具体地说涉及瓶形沟槽(trench)式电容器。
集成电路(IC)或芯片采用电容器以供电荷存储时使用。采用电容器来存储电荷的IC的一个例子是存储器IC，比如动态随机存取存储器(DRAM)芯片。电容器中电荷的电平(“0”或“1”)代表一比特数据。
DRAM芯片包括由行和列互连而成的存储器单元阵列。通常，行连接和列连接被分别称为字线和位线。从存储器单元读数据或向其写数据是通过激励适当的字线和位线而完成的。
通常，DRAM存储器单元包括一个与电容器相连的晶体管。该晶体管包括被一沟道隔开的两个扩散区，沟道的上方是栅。根据扩散区之间的电流流向，一个被称为漏，而另一个为源。术语“漏”和“源”在本文可以互换地指代两个扩散区。栅连接到字线，一个扩散区连接到位线，而另一扩散区连接到电容器。
在栅上施加适当电压将使晶体管切换至“通”状态，使电流流经扩散区之间的沟道，从而构成电容器和位线之间的连接。关断晶体管将会因阻止电流流经沟道而切断这一连接。
在DRAM中通常使用的一种电容器是沟槽式电容器。沟槽式电容器是形成于衬底中的三维结构。通常，沟槽式电容器包括刻蚀到衬底中的深沟槽。该沟槽例如用n型掺杂多晶硅填充。掺杂多晶硅用作为电容器的一个电极(称为“存储节点(node)”)。一个n型的掺杂区包围沟槽的下部，起第二电极的作用。该掺杂区被称为“隐埋极板“。一个节点介质将隐埋极板和存储节点隔开。
形成隐埋极板的常规技术包括将掺杂剂向外扩散到包围沟槽下部的衬底区域中。掺杂剂源通常由n型掺杂的硅酸盐玻璃，例如掺砷的硅酸盐玻璃(ASG)之类提供。
在构成隐埋极板之后，淀积节点介质，从而构成沟槽的侧壁的一个衬层。但是，形成隐埋极板的常规技术会导致沟槽侧壁的表面相对粗糙。沟槽侧壁的粗糙表面降低了节点介质的质量，对成品率有不利影响。
根据上述讨论，希望能够提供在沟槽侧壁表面粗糙度得到降低的沟槽式电容器。
本发明涉及一种改进了的瓶形沟槽式电容器，比如存储器单元所采用的那种。在一个实施例中，沟槽式电容器被使用于例如DRAM或嵌入式DRAM芯片之中的一个DRAM单元内。该瓶形沟槽式电容器包括一个直径或宽度大于沟槽上部的下部，这使其具有了瓶状。一个外延层衬着该沟槽下部。在一个实施例中，对外延(epi)层掺杂，使其起电容器隐埋极板的作用。在沟槽的下部设置了一个扩散区。该扩散区被掺杂以导电类型与epi掩埋板相同的掺杂剂。在epi隐埋极板的上方是介质衬垫圈(collar)。一个节点介质衬着该介质衬垫圈和epi隐埋极板，使沟槽式电容器的存储节点与隐埋极板隔离。该存储节点被掺杂以导电类型与epi掩埋板相同的掺杂剂。可以提供一个epi隔离层来提供在掺杂的epi隐埋极板和衬底之间的分离。在一个替代实施例中，该epi层是未掺杂的。
图1是一个常规的DRAM单元；图2a-b是用于在DRAM单元内构成隐埋极板的常规工艺；图3是根据本发明的一个实施例的DRAM单元；图4a-d是形成图3 DRAM单元的本发明一实施例的工艺；图5是本发明的一个替代实施例；图6a-c是根据本发明一个实施例的形成衬垫圈(collar)的工艺过程；图7a-d是根据本发明的形成衬垫圈的另一个工艺过程。
本发明一般涉及IC，更具体地说涉及沟槽式电容器。这样的IC包括例如存储器IC，比如随机存取存储器(RAM)，动态RAM(DRAM)，同步DRAM(SDRAM)，静态RAM(SRAM)，和只读存储器(ROM)或其它的存储器IC。其它IC包括逻辑器件，比如可编程逻辑阵列(PLA)，专用集成电路(ASIC)，合并逻辑/存储器IC(嵌入式DRAM)，或任何电路器件。
通常，在一个半导体衬底，比如硅晶片上要并行制造多个IC。在加工之后，晶片被分割，以便将这些IC分离为多个单独的芯片。然后这些芯片被封装成最终产品，以便使用于例如计算机系统，蜂窝电话，个人数字助理(PDA)等消费产品中，和其它产品中。为便于讨论，结合形成单个单元的过程描述本发明。
为便于讨论，对本发明的描述是从一个DRAM单元的角度进行的。但是，本发明一般还延及到沟槽式电容器的形成。为更好地理解本发明，引入了对常规沟槽式电容器DRAM单元的描述。
图1是常规沟槽式电容器DRAM单元100。对此类常规沟槽式电容器DRAM单元的描述例如参见IEDM 93-627的Nesbit等所著的“A0.6μm2256Mb Trench DRAM Cell With Self-Aligned BuriedStrap(BEST)”，该文章在此引以为参考用。通常，字线和位线将一个存储器单元阵列互连，构成一个DRAM芯片。
DRAM单元包括在衬底101中形成的沟槽式电容器160。衬底被轻掺杂以p型掺杂剂(p-)，比如硼(B)。沟槽通常填充以多晶硅(poly)161，此多晶硅重掺杂有n掺杂剂(n+)，比如砷(As)或磷(P)。掺有例如As的隐埋极板165被设置在衬底内，包围着沟槽下部。砷从形成于沟槽侧壁上的掺杂剂源，例如ASG扩散到硅衬底中。多晶硅和隐埋极板用作为电容器的电极。节点介质164使这些电极隔离。
DRAM单元还包括晶体管110。该晶体管包括栅112和扩散区113和114。被沟道分离的扩散区是通过注入n型掺杂剂比如磷(P)而形成的。节点扩散区125被称为“节点结”，它将电容器和晶体管耦合到一起。节点扩散区是通过将掺杂剂从沟槽多晶硅经隐埋条162向外扩散形成的。
衬垫圈168形成于沟槽的上部处。在本文中，沟槽的上部是指包括衬垫圈的那部分，而下部是指衬垫圈以下的那部分。衬垫圈防止节点结向隐埋极板的泄漏。泄漏是不希望发生的，因为它会降低单元的保持时间。
在衬底表面的下方设置了一个隐埋阱170，该隐埋阱包括n型掺杂剂，比如硼或砷。该隐埋n阱中掺杂剂的峰值浓度大约位于衬垫圈的底部处。通常，与隐埋极板相比该阱是轻掺杂的。隐埋阱的作用是连接阵列中各DRAM单元的隐埋极板。
通过在栅和位线上施加适当电压而激励晶体管可以访问沟槽式电容器。一般而言，栅形成一个字线，而扩散区113经接触区183耦合到DRAM阵列中的位线185。位线185经中间的介质层189与扩散区隔离。
设置了一个浅槽隔离(STI)180，用于使DRAM单元与其它单元或器件隔离。如图所示，字线120形成于沟槽上方，并经STI与其隔离。字线120被称为“传输字线”。这样的结构被称为折叠式位线架构。
图2a-b是形成DRAM单元的隐埋极板的常规工艺。参看图2a，在衬底201的表面上形成衬垫叠层207。该衬垫叠层包括多层，比如衬垫氧化层204和衬垫阻挡层205。衬垫阻挡层由例如氮化物构成。衬垫叠层还包括形成于衬垫阻挡层上方的硬掩模层206。该硬掩模的作用是作为形成沟槽的刻蚀掩模。衬垫叠层是利用常规的光刻和腐蚀技术构图的，从而限定了将要形成沟槽210的区域。
沟槽的形成是利用各向异性刻蚀，比如反应离子刻蚀(RIE)完成的。然后沟槽被衬以ASG层220，ASG层的作用是形成隐埋极板的掺杂剂源。可以在ASG上形成薄的TEOS层，以确保与填充沟槽的淀积抗蚀剂层230有良好的粘附效果。对抗蚀剂层开槽，使沟槽上部的ASG层暴露。暴露的ASG利用湿法腐蚀工艺除去。
参看图2b，抗蚀剂层的其余部分相对于ASG有选择地从沟槽中除去。由例如TEOS构成的介质层208被淀积在沟槽表面。该TEOS层防止砷原子自动掺杂到硅侧壁的暴露上部。进行退火，以便将砷原子由ASG层向外扩散到硅中，从而产生隐埋极板265。隐埋极板的顶部接触隐埋的n阱270。在形成隐埋极板之后，制造DRAM的其余部分，从而得出例如图1所示的DRAM单元。
图3是本发明的一个实施例。如图所示，DRAM单元300包括沟槽式电容器310。根据图示，DRAM单元是一个合成隔离节点沟槽(MINT)单元。采用隐埋极板的其它沟槽单元结构也是可用的。对于一个特征尺寸(F)为0.25μm的256兆比特的DRAM芯片，沟槽式电容器的尺寸是约深7-8μm，宽0.25μm，长0.50μm，而一个单元的尺寸是0.605μm2。当然，这些尺寸可以因设计要求和设计规则而改变。例如，对于一个特征尺寸(F)为0.15μm的DRAM芯片，沟槽式电容器的尺寸是约深7-8μm，宽0.15μm，长0.30μm，而一个单元的尺寸是0.20μm2。
如图所示，沟槽式电容器形成于衬底301，比如一个硅晶片里。也可以采用其它的半导体衬底。例如衬底是用具有导电类型的掺杂剂轻掺杂。在一个实施例中，衬底用p型掺杂剂比如硼掺杂。同样也可以采用n型掺杂剂比如砷或磷对衬底轻掺杂。根据设计要求和应用，也可以采用更轻或更重掺杂的衬底。也可以是重掺杂的衬底配有轻掺杂的外延层，比如p-/p+或n-/n+。
掺杂阱330由具有第一导电类型的掺杂剂构成，它将阵列器件和基片隔离开，以便降低漏电流。在一个实施例中，掺杂阱包括p型掺杂剂，从而构成p型阱(p阱)。P阱的浓度大约是5×1017-8×1017cm-3。n型阱(n阱)也是可用的。
根据本发明的一个实施例，沟槽下部的直径或宽度(WL)大于沟槽上部的直径或宽度(WU)，这里所述直径自沟槽侧壁起算。这样的沟槽形状被称为“瓶形沟槽”。在一个实施例中，WU＜WL＜WO，这里WO小于将导致该沟槽与相邻沟槽接触，从而导致泄漏和相邻电容器之间短路的数值。如此，该沟槽与相邻沟槽保持隔离状态。由于相邻沟槽通常隔有大约是最小特征尺寸(F)的距离，因此WO等于大约2F，优选大约使2F-x，这里x等于大约25μm。X的数值还可以是改变的，这取决于沟槽的形状或其它设计要求。增加所述下部的表面面积会有利地增加存储电容量。
通常，沟槽含有重度掺有具有第二导电类型的掺杂剂的多晶硅361。多晶硅例如重度掺有n型掺杂剂(n+)，比如砷或磷。在一个实施例中，多晶硅重度掺有砷。砷的浓度是约1-2×1019cm-3。
外延硅(epi)层365衬着在衬垫圈368下方的沟槽下部。该epi层例如自衬底表面下方1.2μm处开始。这一距离取决于衬垫圈和p阱深度。
epi层掺有具有第二导电类型的掺杂剂。在一个实施例中，epi层掺有n型掺杂剂，比如砷或磷。Epi层的作用是电容器的隐埋极板。或者，epi层365可以包括多个epi层。对具有epi隐埋极板的沟槽式电容器的描述参见本说明书的参考文献、题为“TRENCH CAPACITORWITH EPI BURIED LAYER”的美国专利申请USSN09/056119。在一个实施例中，一个epi隔离层(未予图示)被设置在衬底和epi隐埋极板之间。Epi隔离层是未掺杂的，或轻掺杂有具有第二导电类型的掺杂剂，比如砷或磷。Epi隔离层的提供是有利的，特别是在采用重掺杂衬底或重掺杂衬底与轻掺杂epi相配的应用中尤其如此。隔离层提供了在相反掺杂的衬底和隐埋极板之间的缓慢掺杂过渡区。
一个节点介质层364将电容器的各个电极隔开。在一个实施例中，介质层由氮化物/氧化物构成。氧化物/氮化物/氧化物或其它适当的介质层或叠层，比如氧化物、氮氧化物或NONO也是可用的。如图所示，节点介质层衬着衬垫圈和epi隐埋极板。
通过使沟槽的下部衬有epi层，使将要形成节点介质的表面的粗糙度得到了降低。降低表面粗糙度也就减少了节点介质中电场的随机增强和随机缺陷的引入，使得与表面较为粗糙的电容器相比电容穿通电压的分布更为紧密。这提高了生产成品率。
将电容器的epi隐埋极板365连接到DRAM阵列内的其它电容器的是包含第二导电类型掺杂剂的隐埋阱370。在一个实施例中，该隐埋阱是通过注入n型掺杂剂，比如砷或磷而形成的。阱的浓度是大约1×1017-1×1020cm-3。隐埋阱也可以由n型epi层形成。在隐埋阱上耦合了一个参考电压。将DRAM阵列内的电容器的隐埋极板连接到公共参考电压的做法降低了介质层内的最大电场，从而增加了可靠性。在一个实施例中，参考电压是介于低和高电压限值之间的中间值，通常指VDD/2。其它的参考电压比如地电压也是可用的。同样，与衬底偏压相等的参考电压也是可用的，特别是对于重掺杂的衬底比如p-/p+衬底而言。
在掺杂的多晶硅上方设置了条362。来自掺杂多晶硅361的掺杂剂向外扩散到硅中，形成节点扩散区325或节点结以便将晶体管和电容器连接在一起。尽管示意性实施例是针对隐埋条描述的，但是其它类型的耦合措施比如表面条也是可用的。
衬垫圈368设置在沟槽的上部，并延伸到大约隐埋极板的顶部。根据图示，衬垫圈在衬底表面下方稍稍开槽，以包容隐埋条362。衬垫圈由介质材料构成。在一个实施例中，衬垫圈包括位于TEOS层下方的热氧化物层。热氧化物衬垫圈也是可用的。在衬垫圈表面上提供一个氮化物衬层的做法是可行的。衬垫圈防止或减少从节点结向隐埋极板的泄漏。在一个实施例中，衬垫圈大约1.2μm深，20-90nm厚。当然，该深度和厚度可以因设计要求而改变。
在沟槽的顶部设置了一个STI 380，用于将DRAM单元和阵列中的其它单元隔离，以及防止在相邻电容器之间形成搭接条(strap)。如图所示，STI覆盖了沟槽的一部分，留下的剩余部分允许电流在晶体管和电容器之间流动。在一个实施例中，STI名义上覆盖大约沟槽宽度的一半。STI避免或减少条与条之间的泄漏。STI的深度大约是0.25μm。
在衬底内晶体管310下方设置了一个P型掺杂阱330，以防止穿通现象的发生。晶体管310包括栅叠层312和由沟道区319分开的漏/源扩散区313和314。这些扩散区包括n型掺杂剂，比如砷或磷。扩散区314耦合到节点结325。栅叠层也被称为“字线”，它包括多晶硅层315。通常，多晶硅掺有n或P型掺杂剂。可选的是，在多晶硅层上方形成一个金属硅化物层(未图示)，以减少栅叠层的薄层电阻。该多晶硅和硅化合物有时也称为多晶硅化物(polycide)。
如图所示，栅叠层上覆盖有氮化物层316，该层被使用为隔离字线的蚀刻掩模。另外，侧壁氧化物(未图示)和衬层317用于隔离字线。衬层例如包括氮化物或其它的适合材料。衬层还有在形成无边界接触区383期间作为刻蚀阻挡层的用途。无边界的接触区提供了扩散区313和位线385之间的连接。介质层389比如是BPSG或另一介质材料比如氧化物，将位线和扩散区隔开。通常，阻挡层或衬层(未图示)衬在接触暴露处，以使接触凸起和栅隔开。
传输字线320形成于STI380的上方。该传输字线经STI和厚的氧化物帽与沟槽隔开。在一个实施例中，传输字线的边缘基本上与沟槽侧壁对准。这样的配置被称为折叠式位线架构。其它的配置比如开口或开口-折叠式架构也是可用的。另外，其它采用例如垂直晶体管的单元设计方案也是可用的。
在另一个实施例中，epi隐埋层是未掺杂的。未掺杂的隐埋极板适用于反向(inversion)单元。对反向单元的描述参见本说明书的参考文献、1996年7月30日提交的题为“Deep Trench CellCapacitor With Inverting Counter Electrode”的美国专利申请USSN08/688345。
根据本发明的又一个实施例，扩散区367包围沟槽的下部。扩散区包括与多晶硅361相同导电类型的掺杂剂，例如n型掺杂剂比如砷或磷。扩散区所起的作用是一个掺杂剂源，掺杂剂从其中扩散到epi隐埋极板365内。掺杂剂源的提供增强或增加了epi隐埋极板的掺杂剂浓度。隐埋极板掺杂剂浓度的增加避免因多数载流子的电学耗尽而引发的电容量损失或使该损失减少，在此情况下多数载流子是来自存储电极的表面的电子。增加掺杂浓度也减少了串联电阻，避免了在读/写时间方面的性能下降。
当采用重掺杂的衬底的时候，优选在形成扩散区之前在沟槽下部形成一个epi隔离层。Epi隔离层初始时是未掺杂的或以具有第二导电类型的掺杂剂，比如砷或磷轻掺杂。希望将该扩散区基本上形成于epi隔离层内。这容易加以实现，办法是例如降低热堆积和/或提供足够厚的隔离层。提供其内形成扩散区的epi隔离层的做法在衬底和隐埋极板之间产生更缓变的p/n结，由此减少了泄漏。此外，隔离层有利于具有较高掺杂浓度的隐埋极板的形成。
在上文说明中，第一导电类型是p型，而第二导电类型是n型。本发明适用于在n型衬底内形成p型多晶硅的沟槽式电容器。另外，可以用杂质原子对衬底、阱、隐埋极板和DRAM单元的其它部分进行重或轻掺杂，以便获得期望的电学特性。
如图3所述，沟槽式电容器包括由一或多个epi层形成的隐埋极板。Epi层例如是有选择地形成于沟槽的下部上。拓展沟槽的下部，以便有利地增加电容器的电容量。在一个实施例中，沟槽式电容器的衬垫圈是在有选择的epi生长和节点介质淀积之前形成的。在有选择的epi生长之前形成衬垫圈的做法有利地提供了与衬垫圈自对准的隐埋极板。诸如“衬垫圈第一工艺”之类的技术有利于在形成隐埋极板之前形成衬垫圈。这样技术的描述可以参见本文的参考文献，例如授予Ho等人美国专利5656535和授予Kenney的美国专利5264716。其它的采用两步沟槽刻蚀的技术也是可用的。
图4a-d是根据本发明一个实施例的形成DRAM单元的工艺。本发明是在结合具有n沟道器件的存储器单元的情况下描述的。本发明还可以在采用p沟道器件的应用中使用。
参看图4a，衬底401上制造了DRAM单元。衬底例如由硅构成。其它类型的半导体衬底也是可用的。通常衬底轻掺杂有例如p型掺杂剂(p-)，比如硼。硼的浓度是大约1-2×1016原子/cm-3。能够产生重掺杂的p型(p+)衬底的更高浓度的硼也是可用的。也可以采用p-/p+epi衬底。通常，epi部分的厚度大约2-3μm，其掺杂剂浓度大约在1016-1017原子/cm-3。为了避免掺杂剂从p+或p-/p+衬底向外扩散，晶片的背面可以用经低温氧化物(LTO)淀积工艺形成的氧化层密封。轻度或重掺杂的n型衬底同样是可用的。
衬底还可以包含n型隐埋阱470。隐埋阱由磷或砷掺杂剂构成。在一个实施例中，为了限定隐埋阱区域刻制了一个掩模。N型掺杂剂比如是磷，被注入衬底的隐埋阱区中。通常，隐埋阱区被设置在阵列器件而不是支撑器件的下方。注入操作是在能量和剂量充足的情况下进行的，以便将磷掺杂剂的峰值浓度淀积在所形成的衬垫圈的底部。隐埋阱的作用是将p阱和衬底隔离，并且还构成在epi板之间的导电桥。磷注入物的浓度和能量的关系是在大约1.5MeV的情况下大约大于1×1013cm-2。或者，隐埋阱是提供注入掺杂剂然后在衬底表面上方生长epi层而形成的。这样的技术在授予Bronner等的美国专利5250829中有所描述，该专利在此引用为参考文献。
通常，衬垫叠层407是在衬底表面上形成的。衬垫叠层包括例如衬垫氧化层404和抛光阻挡层405。抛光阻挡层的作用是在后续处理过程中阻挡抛光或蚀刻用，它可以由例如氮化物构成。衬垫叠层还包括通常由TEOS构成的硬掩模层406。该硬掩模层还可以采用其它的材料，比如BSG。硬掩模层是利用常规的光刻和刻蚀技术构图的，以便限定稍后在其内形成沟槽409的区域。
在沟槽的上部，有一个介质衬垫圈468。在一个实施例中，衬垫圈包括在CVD TEOS下方的热氧化物。通常，衬垫圈的厚度是大约20-50nm。或者，介质层包括热氧化物。衬垫圈还可以包括形成于氧化物上的氮化物衬层。
沟槽的下部被拓展。拓展沟槽下部的做法增加了沟槽的表面面积，由此增加了电容量。通常，沟槽在衬底表面下方6-8μm。当然，沟槽的深度取决于设计要求。硬掩模层406可以在形成沟槽之后除去。也可以在工艺流程的后续工艺中除去硬掩模。通常硬掩模是采用湿法腐蚀除去的。
在一个实施例中，沟槽下部经利用各向同性刻蚀法比如化学干法刻蚀(CDE)而得到拓展。CDE法对氧化物是有选择性的，由此拓展了沟槽侧壁的下部，而上部则受到衬垫圈的保护。CDE法将沟槽的下部拓展到大约为WL的直径或宽度，这里WL约大于WU。由于IC内通常会有其它的沟槽式电容器，所以WL小于将导致该沟槽与相邻沟槽接触的数值。这将导致泄漏和相邻电容器之间短路。
在一个实施例中，衬底的充足部分将相邻沟槽的下部隔开，以避免或减少泄漏。通常隔离相邻沟槽的衬底量大约使25nm或更多。通常相邻沟槽隔有大约是F的距离。在一个实施例中，WL大于WU但小于大约2F；WL优选大于WU但小于约2F-x，这里x是隔开相邻沟槽以避免或减少泄漏的空间量。在一个实施例中，x约等于25nm。拓展量也可以改变，这取决于各种因素，比如沟槽的形状或布局情况。同样，在沟槽下部周围设置扩散区的做法也会影响相邻单元的隔离情况。
在将epi层形成于沟槽的下部之前可以进行氢气预烘焙(prebake)，以便除去任何自然氧化物。氢预烘焙适用于例如采用不同方法进行掺杂或epi生长的场合中。这一方案通常导致在从一个方法转移至另一方法期间由于暴露在氧气中而在硅沟槽侧壁上形成薄的氧化层。预焙烧在例如H2含量大约为25slm，气压约20乇，温度900℃下进行约20秒。
参看图4b，在沟槽位于衬垫圈下方的部位淀积一个epi层465。该epi层掺有n型掺杂剂，比如磷或砷。在一个实施例中，epi层是对于氧化物有选择地形成的。这种技术被称为选择性epi生长(SEG)。关于SEG的描述参见例如Wolf所著的“Silicon Processingfor the VLSI Era”(Lattice Press，1990年，卷2)，该论文被本文引用为参考文献。SEG将epi形成在暴露的硅上。结果，epi形成在沟槽下部的暴露侧壁上，而衬垫圈和衬垫叠层则作为掩模阻止epi生长于其上。
在一个实施例中，epi层是通过快速热汽相淀积(RTCVD)法而淀积的。其它的化学蒸汽淀积技术也有助于淀积epi层。各种硅源或硅的原始化合物，比如四氯化硅(SiCl4)，二氯甲硅烷(SiH2Cl2)，三氯硅烷(SiHCl3)，和硅烷(SiH4)等，都有助于生长epi。氢(H2)的作用是稀释剂(diluteant)；而氯化氢(HCl)气体被用于增强epi生长的选择性。
在一个实施例中，epi层是在epi生长过程中用掺杂剂现场进行掺杂的。现场掺杂的过程是在生长过程中将掺杂剂流入反应器中而完成的。例如PH3(磷源)或AsH3(砷源)被引入到反应器中，以制备n型掺杂的epi层。也可以使用p型掺杂的epi层。对于p型epi层，采用B2H6作为p型掺杂剂源。这样的一个p型epi层可以适用于p沟道阵列器件。为了达到通常大约5-50nm/分钟的足够高的生长速率，淀积温度选在大约850-1050℃之间。当然，温度是可以改变的，通过增加或降低温度使生长速率提高或降低。选择性是通过在epi形成期间改变HCl和H2的流率而控制的。同样，掺杂剂浓度可以在期望范围内改变，以便增加或降低epi生长的选择性。淀积未掺杂的epi层也是可用的。
隐埋极板的掺杂剂浓度取决于设计要求。例如，最好是提供比空间电荷区厚的重掺杂的隐埋极板，因为它有效地避免了在出现偏压的情况下的电流流动。掺杂剂浓度大于约1×1018原子/cm3。例如，掺杂剂浓度范围在约1×1018-1×1021原子/cm3之间。通常，掺杂剂浓度约为1×1019-1×1020原子/cm3。
隐埋层的期望或目标厚度取决于设计要求和掺杂剂浓度。通常，目标厚度是大约1-10nm。当然，该厚度可以因不同的应用而不同。Epi层的目标厚度通常受其中的掺杂剂浓度的影响。例如，较高的掺杂剂浓度促使使用较薄的epi层。相反地，较低的掺杂剂浓度促使采用较厚的epi层。例如，对于掺杂剂浓度大约4×1019原子/cm-3的epi层，其目标厚度大于或等于4nm。
在一些实施例中，未掺杂或轻掺杂(p-)的epi隔离层434可选地设置在衬底和较重掺杂的epi隐埋极板之间。Epi隔离层在采用重掺杂的衬底的时候特别有用。该隔离层改进了对n+epi隐埋极板和p+衬底之间的掺杂剂的隔离效果。隔离层的厚度例如在大约1-10nm之间。
介质层464形成于晶片的表面上方，覆盖了包括衬垫圈和epi隐埋极板在内的沟槽内部。介质层的作用是节点介质，使电容器的各电极分开。在一个实施例中，介质层包括氮化物/氧化物(NO)膜堆。NO膜堆是在例如淀积氮化物层之后形成的。可以采用FTP方法中的CVD来淀积该氮化物层。通常氮化物层的厚度大约5nm。然后氮化物层以大约900℃的温度氧化，使其致密。氧化过程导致NO层的厚度基本上同于氮化物层或略有增加。NO层的使用改进了节点介质的质量。其它介质膜或膜堆也是可用的，比如氧化物，氮氧化合物，氧化物/氮化物/氧化物(ONO)，氧化物/氮化物/氧化物/氮化物(ONON)，或者氮化物/氧化物/氮化物/氧化物(NONO)等。
epi层提供了一个表面粗糙度低于常规电容器的表面。降低表面粗糙度的结果使提高了节点介质的可靠性，由此提高了成品率。
多晶硅层471淀积在晶片的表面上，填充了沟槽并覆盖了衬垫叠层。多晶硅是通过例如CVD法淀积的。如图所示，多晶硅层是共形(conformal)的。根据图示，多晶硅层被现场掺杂以n型掺杂剂，比如磷和砷。在一个实施例中，多晶硅层掺杂有砷。在多晶硅层中砷的浓度大约为1×1019-1×1020原子/cm-3。掺杂的多晶硅的作用是电容器的节点电极。
参看图4d，多余的多晶硅和硬掩模是例如通过一系列的刻蚀和抛光步骤而除去的。诸如化学机械抛光(CMP)之类的抛光技术是可用的。衬垫阻挡层405的作用是CMP阻挡层，它导致一旦到达氮化物层则抛光停止。在氮化物层405和沟槽多晶硅之间制造一个基本为平面的表面，以供后续工序使用。在一些实施例中，硬掩模可以在工艺流程中早期除去。
在晶片的表面平整化之后，沟槽中的掺杂多晶硅461经例如反应离子刻蚀(RIE)开槽，以构成隐埋条。在一个实施例中，多晶硅被开槽到硅表面下方大约100nm处。该槽暴露了衬垫圈468靠上方的部分。衬垫圈的暴露部分被除去，通常是采用湿法腐蚀方法进行的。湿法腐蚀对衬垫圈作过蚀刻(overetch)，使其开槽到多晶硅461的顶表面463下方。通常，过蚀刻将衬垫圈开槽到多晶硅下方约50nm处。
多晶硅层462淀积在衬底上，覆盖氮化物层并填充沟槽的被开槽部分。通常多晶硅层是本征的或未掺杂的多晶硅层。也可以采用不定形硅来填充沟槽。根据设计要求，层462也可以是掺杂的，以便降低电阻率。多晶硅层被平整化到氮化物层。在平整化之后，将沟槽内的多晶硅开槽到例如衬底表面下方约50nm处，从而形成掩埋条462。在上述例子中，隐埋条大约10nm厚。当然，可以优化各个槽，以便产生设计要求所指定的隐埋条。用于形成隐埋条的其它技术也是可用的。
在图4d，定义了DRAM单元的有源区，在衬底表面上淀积了一个抗反射涂层(ARC)，从而覆盖了氮化物层和条。ARC被利用于改进限定有源区(AA)的光刻工艺的分辨率。在ARC层上方形成一个抗蚀剂层，它起AA刻蚀掩模的作用。然后利用常规光刻技术限定有源区。然后采用例如RIE以各向异性方式刻蚀单元的非有源区，从而在其中形成一个浅沟槽479。非有源区是STI将要形成的区域。
根据图示，非有源区覆盖了沟槽的一部分，而将条的一部分切去。隐埋条的剩余部分允许电流在存储节点和节点结之间流动。通常，STI覆盖约沟槽宽度的一半。STI的深度低于隐埋条的深度，以避免在相邻单元之间发生条到条的泄漏。STI的深度大约是在硅表面下方0.25μm。
在刻蚀了非有源区之后，除去抗蚀剂层和ARC层。为了确保没有抗蚀剂或ARC残余物留下，可以采用清洗工序。为了避免氧扩散到硅和多晶硅侧壁中，提供一个氧化物衬层481，以保护非有源区。通常，在形成氮化物衬层之前在暴露的硅上用热生长的方法制作氧化物钝化层。氮化物衬层是利用例如低压化学汽相淀积(LPCVD)技术形成的。氮化物衬层形成于衬底表面上方，覆盖了氮化物层和非有源STI区。
在衬底表面上淀积了一层介质材料，填充浅沟槽479。介质材料例如含有SiO2。在一个实施例中，介质材料是TEOS。介质材料的厚度足以填充非有源区。衬底的表面被抛光，以便STI和氮化物的顶表面基本为平面。
然后通过例如湿法化学腐蚀来除去衬垫氮化物层。湿法化学腐蚀对于氧化物来说是选择性的。这里衬垫氧化物也经对硅有选择性的湿法化学腐蚀而除去。在除去衬垫氧化物之后，在衬底表面上形成氧化层。该氧化物层被称为“栅牺牲层”，其作用是作为后续注入时的屏蔽氧化物。
为了给DRAM单元的n沟道晶体管设定一个p型阱430区域，在氧化物层的顶上淀积一个抗蚀剂层并适当加以构图，以暴露p阱区。如图所示，p型掺杂剂比如硼(B)被注入到阱区之中。掺杂剂被注入足够深，以防止穿通以及降低薄层电阻。掺杂剂分布经适当调整，以便获得期望的电气特征，例如栅阈电压(Vt)。
另外，也可以形成用于n沟道支持电路的p型阱。为了在金属氧化物硅(CMOS)器件中形成互补阱，制作了n型阱(n阱)。为了限定和形成n阱，需要另加光刻和注入步骤。与p阱的情况一样，n阱的分布经适当调整，以便获得期望的电气特性。在这些阱形成之后，栅牺牲层被除去。掺杂阱在工艺流程的较早阶段形成的做法也是可用的。
在衬底上面淀积构成晶体管栅的各层。这样的层包括例如栅氧化物411，多晶硅415(它可以包括硅酸盐，比如WSix，这里x＝2-3)，和氮化物416。这些层然后被构图，以形成晶体管410的栅叠层。通常在沟槽上方形成一个传输的栅叠层420，该栅叠层与沟槽之间隔有位于沟槽顶部上的STI和氧化物。扩散区413和414是通过注入n型掺杂剂比如磷或砷而形成的。在一个实施例中，磷掺杂剂被注入到源区和漏区。选择剂量和能量，以便产生能够实现期望工作特性的掺杂分布。为了改进扩散情况和扩散区与栅的对准情况，可以采用氮化物隔离(未图示)。为了将晶体管连接到沟槽，经条462向外扩散掺杂剂而产生节点结425。
介质层489形成于晶片表面上方并加以平整化，从而覆盖了栅和衬底表面。介质层包括例如BPSG。其它的介质层也是可用的，比如TEOS。一个由例如氮化物构成的衬层417在介质层489之前形成，其作用是用于形成无边界的接触开口的刻蚀阻挡层。如图所示，刻蚀无边界接触开口483，以暴露扩散区413。然后在接触开口中填充导电材料，比如n+掺杂的多晶硅或其它的导电材料，构成其中的一个接触凸起。在介质层上方形成一个代表位线485的金属层，它经接触凸起与扩散区保持接触。
或者，使用表面条而不是隐埋条。使用表面条的做法不需要象图4d所示那样对多晶硅开槽以形成隐埋条。形成表面条从而使电容器和晶体管连接的技术是公知的，不再赘述。
在另一个实施例中，epi隐埋层是未掺杂的。未掺杂的隐埋极板适用于反向单元。对反向单元的描述参见本说明书的参考文献、1996年7月30日提交的题为“Deep Trench Cell Capacitor WithInverting Counter Electrode”的美国专利申请USSN 08/688345。
参看图5，该图是本发明的一个替代性实施例。根据图示，在衬底401中设置了如图4a所示的瓶形沟槽409。可选地设置一个扩散区467。扩散区包围沟槽的下部。该扩散区是提高在沟槽侧壁的下部淀积掺杂剂而形成的。对扩散区制备的描述参见本申请的参考文献、同时提交的题为“TRENCH CAPACITOR WITH EPI BURIED LAYER”的美国专利申请USSN＿＿(代理人文档号98P7492 US01)。扩散区包括与形成存储节点所采用的掺杂剂具有相同导电类型的掺杂剂。在一个实施例中，扩散区包括n型掺杂剂，比如磷或砷。
扩散区的作用是作为掺杂剂源，用以增加epi隐埋极板465的掺杂剂浓度。隐埋极板掺杂剂浓度的增加避免因多数载流子的电学耗尽而引发的电容量损失或使该损失减少，在此情况下多数载流子是来自存储电极的表面的电子。增加掺杂浓度也减少了串联电阻，避免了在读/写时间方面的性能下降。
在一个实施例中，包围沟槽底部的扩散区是由例如汽相掺杂而形成的。其它的技术比如等离子体掺杂(PLAD)和等离子体浸没离子注入(PIII)也是可用的。此类技术描述在题目为“IMPROVED TECHNIQUESFOR FORMING TRENCH CAPACITORS IN ANINTEGRATED CIRCUIT”的共同未决的美国专利申请USSN09/031995(代理人文档号98P7430US)以及同时提交的题为“TRENCH CAPACITOR WITH EPIBURIED LAYER”的美国专利申请USSN＿＿(代理人文档号98P7492US01)，上述申请被本文引用为参考资料。衬垫圈有利地用作为掺杂剂掩模，从而提供了自我对准的扩散区467。
例如，扩散区的表面浓度大于衬底的掺杂剂浓度。在一个实施例中，扩散区的表面浓度大于约1×1018原子/cm3，优选大于约1×1020原子/cm3，更为优选的是大于约1×1022原子/cm3。在另一个实施例中，表面浓度大约是5×1018-1×1020原子/cm2。在又另一个实施例中，表面浓度是大约5×1018-1×1022原子/cm2。扩散区的表面结深度大约是F的10-70％，优选大约是F的30-60％。例如，当F大约是150nm的时候，结深度大约是15-100nm，优选是大约45-90nm。在形成扩散区之后，工艺按图4a-d所述继续进行。
图6a-c是在形成epi隐埋极板之前形成衬垫圈的工艺过程。这样的工艺过程的描述参见题目为“TRENCH CAPACITOR WITH ISOLATIONCOLLAR”共同未决的美国专利申请USSN09/055506(代理人文档号98P7491)，该文章引用为参考文献。如图6a所示，提供了一个半导体衬底501。该衬底例如由硅构成。其它类型的衬底也是可用的。衬底包括隐埋阱570。在衬底的表面上是一个衬垫叠层507，该衬垫叠层包括各个衬垫层，比如衬垫氧化物，衬垫氮化物，以及硬掩模层。对衬垫叠层构图，以便限定将要采用RIE法形成一个沟槽509的区域。该沟槽填充以牺牲材料511，比如多晶硅或无定形硅。其它能够在直至大约1050-1100℃保持稳定的牺牲材料也是可用的。对该牺牲材料刻槽至与衬垫圈底部相等的深度处。
淀积一个介质层567，作为沟槽侧壁和牺牲材料表面的衬层。介质层由例如氧化物构成，起衬垫圈氧化物的作用。在一个实施例中，介质层是在首先生长热氧化物薄层，其后在其上淀积TEOS层而形成的。例如，该氧化层的厚度大约是5-10nm，而衬垫圈大约20-50nm厚。或者介质层由热氧化物构成。可以在介质层上形成氮化物衬层。其它类型的能够起衬垫圈作用的介质也是可用的。
参看图6b，对衬垫圈进行开口刻蚀，以便暴露牺牲材料511。采用各向异性刻蚀方法，比如RIE，来打开衬垫圈。RIE还从衬垫叠层表面和牺牲材料511顶部除去介质层，将介质层留在硅侧壁上，以便形成衬垫圈568。根据图示，衬着沟槽侧壁的介质层上部由于RIE腐蚀的结果而变成锲形。但是，由于衬垫圈在稍后将被开槽至衬底表面下方超过锲形点处，故此锲形不会对衬垫圈的功能有负面影响。
参看图6c，牺牲材料511是经过例如湿法腐蚀除去的，以便将沟槽的下部内的沟槽侧壁暴露出来。干法刻蚀比如CDE将未被衬垫圈保护的沟槽的下部509拓展至直径WL，该直径WL大于WU。该工艺过程继续按图4a-d或图5描述的内容进行。
或者，衬垫圈可以经LOCOS氧化法形成。对LOCOS氧化技术的描述例如参见美国专利5656535，该专利文献引用在此以便参考。在这样的技术内，氮化物层是在沟槽形成之后被淀积的。氮化物层衬着沟槽的侧壁。氮化物层足够厚，以保护沟槽侧壁免于氧化。通常，氮化物层大约50埃厚。然后淀积抗蚀剂，并对之开槽至大约衬垫圈的底部，使沟槽上部内的氮化物层暴露。采用湿法腐蚀将暴露的氮化物除去。抗蚀剂被除去后，留下氮化物层衬着沟槽的下部。然后采用LOCOS氧化技术在沟槽的上部于暴露的沟槽侧壁内形成氧化物衬垫圈。LOCOS衬垫圈的厚度例如是大约20-30nm。采用例如CDE法将未被衬垫圈保护的沟槽下部拓展至直径WL，该直径WL大于WU。工艺过程按图4a-d或图5描述的内容继续进行。
图7a-d是在形成epi隐埋极板之前形成衬垫圈的另一工艺过程。根据图7a所示，提供了一个半导体衬底601。该衬底例如由硅构成。其它类型的衬底也是可用的，比如p衬底。衬底包括隐埋阱670。在衬底的表面上是一个衬垫叠层607，该衬垫叠层包括各个衬垫层，比如衬垫氧化物，衬垫氮化物，以及硬掩模层。对衬垫叠层构图，以便限定将要采用RIE形成一个沟槽的区域。
然后利用例如反应离子刻蚀(RIE)对所限定的区域进行蚀刻，在衬垫叠层中形成一个开口，以暴露衬底。所暴露的衬底被刻蚀至大约限定衬垫圈底部的深度，从而构成沟槽608。在一个实施例中，开口608被刻蚀到大约1-1.5μm的深度。当然，该深度依设计要求而改变。
淀积一个介质层667，作为沟槽侧壁和底部的衬层。介质层由例如氧化物构成，起衬垫圈氧化物的作用。在一个实施例中，介质层是经过首先生长厚度大约5-10nm的热氧化物薄层，其后在其上淀积一层TEOS而形成的。通常衬垫圈厚度大约20-50nm。或者介质层由热氧化物构成。可以在介质层上形成氮化物衬层。其它类型的能够起衬垫圈作用的介质也是可用的。
参看图6b，进行衬垫圈开口刻蚀，以便暴露在沟槽608底表面处的衬底。采用各向异性刻蚀方法，比如RIE，来打开衬垫圈。RIE还从衬垫叠层表面和沟槽608底部除去介质层，将介质层留在硅侧壁上，以便形成衬垫圈668。根据图示，衬着沟槽侧壁的介质层上部由于RIE腐蚀的结果而变为锲形。但是，由于衬垫圈在稍后将被开槽至衬底表面下方超过锲形点处，故此锲形不会对衬垫圈的功能有负面影响。
参看图7c，执行RIE操作。RIE对沟槽底部处的暴露衬底表面进行刻蚀，拓展其深度。RIE刻蚀衬底的目的是形成沟槽609的底部669。通常，沟槽大约是在衬底表面下方大约6-8μm。当然，沟槽的深度取决于设计要求和工艺能力。硬掩模层可以在形成沟槽之后除去。或者硬掩模可以于在后面的工艺流程中除去。通常，硬掩模是经湿法腐蚀除去的。
参看图7d，沟槽的下部669经干法刻蚀比如CDE得到拓展。CDE拓展工艺将沟槽下部拓展至直径WL，该直径WL大于WU。在经历CDE之后，如果硬掩模层在前面工序中未被除去的话，则在此时被除去。过程按图4a-d或图5所描述的内容继续进行。
尽管本发明是在结合具体的附图并参考了各个实施例的基础上描述的，但是应当为本领域的技术人员所认识的是，可以在不偏离本发明范围的情况下对其进行修改和改变。比如沟槽式电容器可以利用表面条来形成或者可以采用其它单元或位线结构，但是这仅仅是举例。因此本发明的范畴不是根据上述说明书而是应当根据后文所附的权利要求书以及其等价物的完整范围来确定的。
权利要求
1.半导体集成电路，包括瓶形沟槽式电容器，其具有一个拓展的沟槽下部；以及外延层，它衬在位于一个氧化物衬垫圈下方的经拓展沟槽侧壁下部的侧壁，所述衬垫圈衬在沟槽的上部。
全文摘要
瓶形沟槽式电容器,其具有拓展的沟槽下部,在该拓展的沟槽下部内有epi层。该epi层起沟槽式电容器的隐埋极板的作用。一个扩散区包围拓展的沟槽下部,用以增强epi层的掺杂剂浓度。扩散区例如是通过汽相掺杂、等离子体掺杂或等离子体浸没离子注入法形成的。
文档编号H01L29/94GK1252624SQ9910886
公开日2000年5月10日 申请日期1999年6月28日 优先权日1998年6月26日
发明者M·施雷姆斯, H·谢菲尔, J·曼德尔曼, R·斯藤格尔, J·赫普夫纳 申请人:西门子公司, 国际商业机器公司