垂直堆叠的功率fet和具有低导通电阻的同步降压转换器的制造方法
【技术领域】
[0001] 本申请总体涉及半导体器件和工艺领域，并且更具体地涉及具有超低源极-漏极 导通电阻的场效应晶体管的结构和制备方法。
【背景技术】
[0002] 流行的功率转换装置系列是DC-DC电源电路，尤其是切换模式电源电路类目。特 别适于出现功率输送需要的是同步降压转换器或电源模块，其带有串联连接且通过公共开 关节点耦合在一起的两个功率MOS场效应晶体管（FET)。在电源模块中，控制FET芯片（也 被称为高侧开关）被连接在电源电压Vin和LC输出滤波器之间，并且同步FET芯片（也被 称为低侧开关）被连接在LC输出滤波器和接地电位之间。
[0003] 控制FET芯片和同步FET芯片的栅极均被连接至包括集成电路（IC)的半导体芯 片，所述集成电路作为转换器的驱动器，并且进而所述驱动器被连接至控制器1C。组件经常 被称为电源级。优选地，驱动器IC和控制器IC两者均被集成在单个芯片上，所述芯片也被 连接至接地电位。
[0004] 对于许多现有的电源转换装置，功率MOSFET芯片以及驱动器和控制器IC的芯片 并排水平组装为独立部件。每个芯片通常被附接至金属引线框的矩形或正方形焊盘；所述 焊盘由作为输出端子的引线围绕。所述引线通常成形为没有悬臂延展部，并且以方形扁平 无引线封装（QFN)或小框无引线封装（SON)器件的方式布置。从芯片到引线的电连接可以 通过键合线提供，所述键合线因其长度和电阻而将大量寄生电感引入到电源电路内。在一 些最近引入的先进组件中，夹片取代了许多连接导线。这些夹片是宽的并引入最小的寄生 电感。每个组件一般被包装在塑料封装包中，并且包装的部件被用作分立的构建块，用于电 源系统的板组件。
[0005] 对于许多应用来说，期望具有小的导通电阻的转换器并因此每个分立的FET具有 小的导通电阻。为了降低并联工作的FET的导通电阻，半导体产业集中努力，例如，通过将 MOS手指（finger)布置地更靠近而最小化分立MOSFET的有效电阻；这能够通过减小在半 导体材料中利用沟槽的MOS手指之间的间距来实现。
[0006] 当该应用具有板上足够的组件面积时，已知通过并排放置两个相同的芯片以及将 它们并联电连接来降低芯片的导通电阻Rm。如果板的连接迹线将不增加寄生电阻，则并联 的两个芯片的导通电阻将为l/2Rm。在一个典型的示例中，常规的MOSFET制成为半导体n 型原始材料的芯片，通常布置在芯片的底部处，操作为实施为n+衬底的漏极触点并且是可 软焊的。在n型半导体中形成的一个外延的p型主体作为FET的源极被接触。到源极的金 属触点布置在芯片的顶侧并且也是可软焊的。布置在P型区域上方的栅极通过在"导通"阶 段形成n沟道来操作。到栅极的金属触点也被布置在芯片的顶侧（并且经常通过球键合线 接触）。导通阶段中的FET的源极-漏极电阻称为导通电阻Rm。
[0007] 当需要小的导通电阻时，在已知的技术中通常的做法是，通过在水平衬底上的近 距离处将两个FET芯片并排并联地组装在漏极向下的位置中来降低导通电阻。板的电连接 件通常由衬底上和衬底中的铜迹线形成，这些衬底迹线将小的寄生电阻加添至并联位置中 的FET的导通电阻。进一步的寄生电阻通过夹片和引线框以及通过连接件的接触电阻添加 至该导通电阻。
【发明内容】
[0008] 功率电子设备（诸如在市场中与手持设备、膝上型设备、自动化设备和医疗产品 一样丰富的功率转换器、功率块和功率级）的多种应用驱动对增加功率密度和降低功率耗 散的不断增长的需求。这些需求要求更好的效率和较小的包装。然而，改善DC/DC转换器 效率的方法集中在通过较低的漏极-源极导通电阻Rlism降低MOSFET中的传导损耗并且通 过低的频率操作降低切换损耗，该方法正面临着回报递减，因为低Rlism设备具有大的寄生 电容，该电容并不有助于改善功率密度所需要的高频率操作。
[0009] 在同时最小化PCB面积时，产生功率FET、功率块和功率级的低导通电阻的问题通 过使用夹片组合在漏极向下的n沟道FET的顶部上垂直堆叠源极向下的n沟道FET的方法 来解决，所述夹片将必要的电极连结在一起。结果，两个FET并联垂直连接，同时将消耗的 印制电路板（PCB)面积限制到单个芯片的分立包装的面积。堆叠的芯片进一步提供单一 FET器件的外部终端设计，并且完全避免PCB迹线的寄生阻抗。此外，堆叠的功率FET提供 接近理论上最大值的热电效率，并允许直接实现至PCB，而不需要考虑（headache)首次修 改封装面积。
[0010] 在一个示例实施例中，功率场效应晶体管（FET)使用QFN/S0N型引线框，所述功率 FET包括扁平板、第一共面的扁平条带和第二共面的扁平条带。在引线框上垂直组装的是 第一n沟道FET芯片和第二n沟道FET芯片的堆叠体，所述第一n沟道FET芯片具有在一 个表面上的源极端子和在相对表面上的漏极和栅极端子并且还具有第一导通电阻，所述第 二n沟道FET芯片具有在一个表面上的漏极端子和在相对表面上的源极和栅极端子，并且 还具有第二导通电阻。对于堆叠，第一芯片具有附接至板的漏极端子、附接至被连结至所述 第一条带的第一夹片的源极端子和连接至第二条带的栅极端子；所述第二芯片具有附接至 第一夹片的源极端子、附接至被连结至该板的第二夹片的漏极端子和连接至第二条带的栅 极端子。所述堆叠体可以以模塑复合物封装以完成功率场效应晶体管，其中每个引线框片 的表面仍是未封装的。然后引线框板是FET的漏极端子、第一条带是源极端子以及第二条 带是栅极端子。
[0011] 功率FET结构允许电流在源极端子处进入FET、分流成并联流过第一芯片和第二 芯片的两个分支并且然后通过漏极端子离开FET。堆叠的FET的漏极-源极导通电阻因此 比第一FET芯片的导通电阻小且比第二FET芯片的导通电阻小。如果第一芯片和第二芯片 相同（面积和导通电阻相同），则所述堆叠体的导通电阻是分立芯片的导通电阻的一半，因 为不存在具有寄生电阻的板迹线。
[0012] 另一个示例实施例是半桥（也被称为功率块），该半桥通过将第一低导通电阻功 率FET堆叠体与第二低导通电阻功率FET堆叠体（以及电感器）耦合来形成。第二FET具 有连接至输入电压的源极和耦接至第一FET的源极的漏极。第一FET的漏极处在接地电位。 第二FET的栅极和第一FET的栅极通过栅极驱动器（集成电路IC)操作，进而所述栅极驱 动器由控制器（优选包括在IC中）进行调节。第一源极和第二漏极之间的公共连接件作 为开关操作。
【附图说明】
[0013] 图1A、图IB和图IC示出包括垂直组装在引线框上的两个FET芯片的封装件的功 率场效应晶体管。图IA是具有封装件（假设其是透明的）的组装的功率FET堆叠体的透视 图；图IB图示组装的FET堆叠体的俯视图；以及图IC示出组装的FET堆叠体的横截面图， 其图示了垂直堆叠的芯片如何允许电流流过并联分支中的堆叠体，使得总漏极-源极导通 电阻大约为每个FET芯片的导通电阻的一半。
[0014] 图2A是同步降压转换器（功率块）的俯视图，该同步降压转换器通过邻近两个堆 叠的芯片的同步模块放置两个堆叠的芯片的控制模块来形成。
[0015] 图2B示出组装的同步降压转换器的横截面图。
[0016] 图3A图示类似于图2A中的功率块的具有改善的热特性的未封装顶部的功率块的 俯视图。
[0017] 图3B是图3A的双冷却功率块的横截面图。
[0018] 图4A示出具有组装在封装件中的栅极驱动器和控制的电容器和IC芯片的同步