降 压转换器（功率级）的俯视图。
[0019] 图4B是图4A的功率级的横截面图。
【具体实施方式】
[0020] 图1A、图IB和图IC示出包括功率场效应晶体管（FET)(-般指定为100)的示例 开关的实施例的各个视图。功率FET100根据本发明在引线框上被组装为两个FET芯片的 垂直堆叠体并且被封装在包装材料160(诸如模塑复合物）中；封装在图IA和图IB中被假 设是透明的。图1A、图IB和图IC的示例性功率FET具有6.Omm的长度101、5.Omm的宽度 102和I. 5mm的高度103。
[0021] 引线框包括扁平焊盘110 ;第一扁平引线111，其与焊盘110共面；和第二扁平引 线112,其也与焊盘110共面。引线框部分IKKlll和112优选由金属原始片材冲压或蚀 亥IJ，因此它们是共面的。引线框优选由铜或铜合金制成；另一些替代物包括铁镍合金（诸如 合金42)、错和Kovar?。引线框厚度113优选在约0. 15mm与0. 25mm之间，但是可以更薄或 更厚。为了有助于半导体芯片的附接和到外部零件的附接，利用可软焊的冶金制备（诸如 锡层或镍层）方法提供引线框表面可以是有利的。
[0022] 功率FET100的第一n沟道FET芯片在图1A、图IB和图IC中被指定为120。第 一芯片120具有面向引线框板110的漏极端子（在n型原始材料上的n+衬底）。芯片120 的源极端子和栅极端子在与板110相对的芯片表面上；栅极端子被指定为120c。示例性芯 片120可以具有3. 5mm的长度、2. 84mm的宽度，从而形成大约IOmm2的面积，以及约0?Imm 的厚度；源极端子可以被设计两个焊盘。可替代地，芯片120可以具有较大或较小的面积。 芯片120的n型原始材料具有操作为FET漏极端子的n+衬底；优选地，n+衬底具有可软焊 的金属表面。外延的P型主体被连结至源极。
[0023] 源极端子被布置在与漏极端子相对的芯片表面上；优选地，源极端子金属是可软 焊的。相比之下，栅极端子120c优选地通过键合线170连接至第二引线框条带112。在芯 片120的"导通"状况中，栅极通过在源极和漏极之间的p区域中形成n沟道而操作。在导 通状态中，该沟道确定芯片120的源极-漏极导通电阻Rml。
[0024] 第一FET芯片120的漏极端子优选通过焊料层120d附接至引线框焊盘110。可替 代地，可以使用导电粘合剂、Z轴线导体、碳管或单层石墨材料。第一FET芯片120的源极 端子优选通过焊料层120e附接至金属夹片140 (本文中被称为第二夹片；优选由铜制成）。 类似晶体管100的另一个互连金属夹片，第二夹片140具有广泛的设计并具有约0. 2mm到 0. 3mm的厚度，以使其仅仅引入最小寄生电阻和电感。夹片140优选通过焊料层140d连结 至第一引线框引线111。
[0025] 功率FET100的第二n沟道FET芯片在图1A、图IB和图IC中被指定为130。第二 芯片130具有面向第一夹片140的源极端子（为得到n+导电性而植入p外延材料的p+衬 底）。芯片130的源极端子通过焊料层130e附接至第二夹片140。由于第二夹片140被连 结至第一引线111，所以第一引线111操作为功率晶体管100的公共源极端子。芯片130的 漏极端子和栅极端子在与夹片140相对的芯片表面上；栅极端子被指定为130c。一个示例 性芯片130可以具有3. 5mm的长度、2. 84mm的宽度，从而得到约IOmm2的面积以及约0?Imm 的厚度；漏极端子可以被设计为两个焊盘。可替代地，芯片130可以具有较大或较小面积。 更优选地，第二芯片130具有与第一芯片120相同的面积。优选地，作为源极触点的p+衬 底具有可软焊的金属表面。
[0026] 漏极端子被布置在与源极端子相对的芯片表面上；优选地，漏极端子金属是可软 焊的。相比之下，栅极端子130c优选地通过键合线171连接至第二引线框引线112。因为 键合线170也被连结至第二引线112,因此第二引线112操作为功率晶体管100的公共栅极 端子。在芯片130的导通状况中，栅极通过在源极和漏极之间的p区域中形成n沟道而操 作。在导通状态中，该沟道确定芯片130的源极-漏极导通电阻Rm2。
[0027] 如所述的，第二FET芯片130的源极端子通过焊料层130e附接至第二夹片140。 第二FET芯片130的漏极端子优选地通过焊料层130d附接至金属夹片150 (本文中被称为 第一夹片；优选地由铜制成）。类似晶体管100的另一个互连金属夹片，第二夹片150具有 广泛的设计并具有约0. 2mm到0. 3mm的厚度，以使其仅仅引入最小寄生电阻和电感。夹片 150优选地通过焊料层150d连结至引线框板110。由于第一夹片150被连结至引线框板 110,所以焊盘110操作为功率晶体管100的公共漏极端子。
[0028] 如上述结合图1A、图IB和图IC所描述的，示例性功率晶体管100包括垂直堆叠的 且通过引线框和两个夹片"并联"电连接的两个FET芯片120和130。已知，当FET"并联" 电连接时，能够形成具有漏极-源极导通电阻RmJPRm2的两个场效应晶体管的总导通电阻 Rm，其小于每个单独的晶体管的最小导通电阻。针对互连件不可忽略的寄生电阻，1^通过 下列等式得到：
[0029] l/Ron= 1/Ronl+l/Ron2
[0030] 对于具有相等导通电阻即Rml=Rm2的两个FET来说，晶体管的并联布置使得总的 导通电阻Rm减半：Rm=l/2Rml。导通电阻取决于FET的芯片大小。作为一个示例，对于具 有面积为0. 5mm2的芯片的FET来说，导通电阻可以约为2.OmQ。当能够忽略互连件的寄生 电阻时，并联互连的相等面积的这些FET中的两个具有约LOmQ的总导通电阻Rm。否则， 导通电阻实际上能够期望为大约I.ImD。
[0031] 类似的关系适用导通阻抗的并联布置。当具有导通阻抗FET与具有导通阻 抗2"2的FET并联连接，并且进一步电流相对于电压的相位差在两个晶体管中相同时，即 約=朽'总导通阻抗Zm*下面等式给出：
[0032] 1/Z"= 1/Zml+l/Zon2
[0033] 如果电流和电压之间的相位差在两个晶体管中不相同，即例#%，则保持下列关 系：
【主权项】
1. 一种功率场效应晶体管，即功率FET，其包含： 引线框，其包括焊盘、第一引线和第二引线； 第一金属夹片，其包括板、延展部和脊，所述板和所述延展部与引线框焊盘和连接至所 述焊盘的所述脊间隔开； 垂直组装的FET芯片堆叠体，其处于所述板和所述焊盘之间的空间中，所述堆叠体包 括： 第一 n沟道FET芯片，其具有在一个表面上的漏极端子和在相对表面上的源极端子和 栅极端子，所述漏极端子附接至所述焊盘，所述源极端子附接至被连结至所述第一引线的 第二夹片，而所述栅极端子连接至所述第二引线，所述第一夹片具有第一漏极-源极导通 电阻；和 第二n沟道FET芯片，其具有在一个表面上的源极端子和在相对表面上的漏极端子和 栅极端子，所述源极端子附接至所述第二夹片，所述漏极端子附接至所述第一夹片，而所述 栅极端子连接至所述第二引线，所述第二夹片具有第二漏极-源极导通电阻； 其中所述堆叠的FET的漏极-源极导通电阻小于所述第一 FET芯片的导通电阻和所述 第二FET芯片的导通电阻。
2. 根据权利要求1所述的功率FET，其中所述第一芯片和所述第二芯片具有相同的面 积。
3. 根据权利要求1所述的功率FET，进一步包括封装所述芯片和所述夹片的包装复合 物。
4. 根