半导体器件的制造方法以及半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件及其制造技术，例如涉及有效应用于经由金属条带(metalribbon)将半导体芯片与金属板电连接的半导体器件的技术。
【背景技术】
[0002]日本特开2008-224394号公报(专利文献I)和日本特开2007-184366号公报(专利文献2)中记载了一种半导体器件，该半导体器件有2个半导体芯片，各个半导体芯片的主要电极与外部端子用金属条带连接。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1:日本特开2008-224394号公报
[0006]专利文献2:日本特开2007-184366号公报
【发明内容】
[0007]发明所要解决的问题
[0008]本申请发明者，对于在一个封装体内搭载有第I半导体芯片以及第2半导体芯片、搭载上述第2半导体芯片的第2芯片搭载部与上述第I半导体芯片的电极经由带状的金属板而电连接的半导体器件的性能提升进行了研宄。其结果，本申请发明者发现:因为需要分离上述第2芯片搭载部的用于接合上述金属板的区域与上述第2半导体芯片的距离，所以例如在半导体器件的小型化这一点上出现问题。
[0009]其他的课题和新特征，可以根据本说明书的记述以及说明书附图加以明确。
[0010]用于解决问题的方案
[0011]一个实施方式的半导体器件的制造方法，使芯片搭载部的供条带连接的连接面的高度比芯片搭载部的供搭载半导体芯片的搭载面的高度高。
[0012]发明的效果
[0013]根据上述一个实施方式，能够使半导体器件小型化。
【附图说明】
[0014]图1是表示组装入有半导体器件的电源电路的结构例的说明图。
[0015]图2使表示图1所示的场效应晶体管的元件构造例的要部剖视图。
[0016]图3是图1所示的半导体器件的俯视图。
[0017]图4是图3所示的半导体器件的仰视图。
[0018]图5是表示卸下图3所示的封固体的状态下的、半导体器件的内部构造的平面图。
[0019]图6是沿图5的A-A线的剖视图。
[0020]图7是表示图5所示的高边用的半导体芯片的栅电极与引脚的连接状态的放大剖视图。
[0021]图8是表示图5所示的低边用的半导体芯片的栅电极与引脚的连接状态的放大剖视图。
[0022]图9是构成为与图5所示的低边侧的接片同样地、条带连接面的高度比芯片搭载面高的半导体器件的要部平面图。
[0023]图10是作为对于图9的研宄例的半导体器件的要部平面图。
[0024]图11是在沿图9的A-A线的截面中、示意性地表示伴随半导体器件的温度降低而产生的应力的说明图。
[0025]图12是在沿图10的A-A线的截面中、示意性地表示伴随半导体器件的温度降低而产生的应力的说明图。
[0026]图13是示意性地表示图5以及图6所示的金属条带的形成方法的概要的说明图。
[0027]图14接着图13、是示意性地表示图5以及图6所示的金属条带的形成方法的概要的说明图。
[0028]图15是表示使图6所示的低边侧的接片的条带连接面的高度比芯片搭载面高的情况下接片的尺寸例的要部剖视图。
[0029]图16作为对于图15的变形例、是表示在低边侧的接片搭载有平面大小大的半导体芯片的情况下的尺寸例的要部剖视图。
[0030]图17是表不使用图1?图14说明的半导体器件的制造工序的概要的说明图。
[0031]图18是表示图17所示的引线框架准备工序中准备的引线框架的整体构造的平面图。
[0032]图19是I个量的图18所示的器件区域的放大平面图。
[0033]图20是沿图19的A-A线的放大剖视图。
[0034]图21是表示在图19所示的多个芯片搭载部上分别搭载有半导体芯片的状态的放大平面图。
[0035]图22是沿图21的A-A线的放大剖视图。
[0036]图23是表示图21所示的多个半导体芯片与多个引脚分别经由金属条带而电连接的状态的放大平面图。
[0037]图24是沿图23的A-A线的放大剖视图。
[0038]图25是表示将金属条带接合于高边用的源电极焊盘的状态的放大剖视图。
[0039]图26是表示将金属条带接合于低边用的接片的条带连接面的状态的放大剖视图。
[0040]图27是表示在低边用的接片的条带连接面上将金属带切断的状态的放大剖视图。
[0041]图28是表示将金属条带接合于低边用的源电极焊盘的状态的放大剖视图。
[0042]图29是表示在将金属条带接合于低边用的源极引脚的条带连接面后、将金属带切断的状态的放大剖视图。
[0043]图30是表示将图23所示的多个半导体芯片与多个引脚分别经由导线而电连接的状态的放大平面图。
[0044]图31是沿图30的A-A线的放大剖视图
[0045]图32是沿图30的B-B线的放大剖视图。
[0046]图33是表示形成将图30所示的多个半导体芯片以及多个金属条带密封的封固体时的安装面侧的状态的放大平面图。
[0047]图34是在沿图33的A-A线的放大断面中、表示在成形模具内配置有引线框架的状态的放大剖视图。
[0048]图35是表示在图34所示的接片以及引脚的从封固体露出的露出面形成有金属膜的状态的放大剖视图。
[0049]图36是表示将图33所示的引线框架单片化的状态的放大平面图。
[0050]图37是作为对于图6的变形例的半导体器件的剖视图。
[0051]图38是作为对于图6的其他变形例的半导体器件的剖视图。
[0052]图39是表示作为对于图5的变形例的半导体器件的内部构造的平面图。
[0053]图40是表示作为对于图1的变形例、组装入有图39所示的半导体器件的电源电路的结构例的说明图。
[0054]图41是沿图39的A-A线的放大剖视图。
[0055]图42是沿图39的B-B线的放大剖视图。
[0056]图43是作为对于图6的其他变形例的半导体器件的剖视图。
[0057]图44是表示对于图14的研宄例的说明图。
[0058]图45是表示对于图15的研宄例的要部剖视图。
【具体实施方式】
[0059](本申请的记载形式.基本术语.用法的说明)
[0060]本申请中，实施方式的记载，根据需要，为了方便分成多个章节等加以记载，这些章节并不是相互独立无关的，无论记载的前后顺序如何，单一例的各部分的一方是另一方的一部分详情或一部分或全部的变形例等，除特别明示并非如此的情况外。另外，作为原贝1J，同样的不分省略重复的说明。另外，实施方式中的各构成要素，并不是必须的，除特别明示并非如此的情况、从逻辑上看限定于该数量的情况以及从上下文看明显不是这样的情况外。
[0061]同样在实施方式等的记载中，关于材料、组成等，说到“由A形成的X”等，并不排除含A以外的要素，除特别明示并非如此的情况以及从上下文看明显不是这样的情况外。例如，如果说到成分，就意味着“作为主要分成而含A的X”等意思。例如，说到“硅部件”等，并不限定于纯粹的娃，当然也包括含SiGe (娃?锗)合金和其他以娃为主要成分的多元合金、其他添加物等的部件。另外，说到镀金、Cu层、镀镍等，不仅是纯粹的物质，还包括分别以金、Cu、镍等为主要成分的部件的物质，除明示并非如此的情况外。
[0062]进一步，在言及特定的数值、数量时，既可以是超过该特定数值的数值，也可以是小于该特定数值的数值，除特别明示并非如此的情况、从逻辑上看限定于该数量的情况以及从上下文看明显不是这样的情况外。
[0063]另外，实施方式的各图中，同一或同样地部分用同一或类似的记号或附图标记表示，原则上不重复说明。
[0064]另外，说明书附图中，反倒在变得烦躁的情况或与空隙的区别明确的情况下，即使是截面有时也省略阴影线等。与此相关联，在根据说明等可以明确的情况等下，即使是俯视封闭的孔，有时也省略背景的轮廓线。进一步，即便不是截面，为了明示不是空隙或明示区域的边界，也标注有阴影线和/或点图案。
[0065]<电路结构例>
[0066]本实施方式中，作为多个半导体芯片内置于一个封装体内的半导体器件的一例，举在例如台式个人计算机、笔记本式个人计算机、服务器或游戏机等那样的电子设备的电源电路中作为开关电路所组装入的半导体器件为例进行说明。另外，作为半导体封装体的方式，列举适用于在形成为四边形的平面形状的封固体的下表面露出芯片搭载部以及多个引脚(lead)的一部分的、QFN(Quad Flat Non-1eaded package，四侧无引脚扁平封装)型半导体器件的实施方式进行说明。
[0067]图1是表示组装入有本实施方式中说明的半导体器件的电源电路的结构例的说明图。此外，图1中，作为组装入有本实施方式的半导体器件的电源电路的一例，表示了开关电源电路(例如DC-DC转换器)的结构例。
[0068]图1所示的电源电路10是利用半导体开关元件的接通、断开时间比例(占空比)以转换或调整电力的电源装置。图1所示的例子中，电源电路10是将直流电流转换成不同值的直流电流的DC-DC转换器。这样的电源电路10用作例如台式个人计算机、笔记本式个人计算机、服务器或游戏机等那样的电子设备的电源电路。
[0069]电源电路10具有内置有半导体开关元件的半导体器件1、以及具备控制半导体器件I的驱动的控制电路CT的半导体器件11。另外，电源电路10具有输入电源12以及输入电容器13，该输入电容器13作为暂时蓄积从输入电源12供给的能量(电荷)并将该蓄积的能量向电源电路10的主电路供给的电源。输入电容器13与输入电源12并联连接。
[0070]另外，电源电路10具有:线圈15，其作为对电源电路10的输出(负载14的输入)供给电力的元件；以及输出电容器16，其在连结线圈15与负载14的输出布线与基准电位(例如接地电位GND)供给用的端子之间电连接。线圈15经由输出布线与负载14电连接。该负载 14有例如硬盘驱动器HDD、ASIC(Applicat1n Specific Integrated Circuit，特定用途集成电路)、FPGA(Field Programmable Gate Array，现场可编程门阵列)等。另外，负载14 有扩展卡(PCI CARD)、存储器(DDR 存储器、DRAM (Dynami c RAM)、闪存等)、CPU (CentralProcessing Unit，中央处理单元)等。
[0071]此外，图1所示的VIN表示输入电源、GND表示基准电位(例如接地电位为0V)、1ut表示输出电流、Vout表示输出电压。另外，图1所示的Cin表示输入电容器13、Coutl6表不输出电容器。
[0072]半导体器件11具有2个驱动器电路DRl、DR2和分别向驱动器电路DRl、DR2发送控制信号的控制电路CT。另外，半导体器件I作为开关元件而具有高边用和低边用的场效应晶体管。详细而言，具有高边用的 MOSFET (Metal Oxide Semiconductor Field EffectTransistor) 2HQ 和低边用的 M0SFET2LQ。
[0073]上述M0SFET，作为广义地表示在栅绝缘膜上配置有由导电性材料形成的栅电极的构造的场效应晶体管的术语而记载。因此，在记载为MOSFET的情况下，也不排除氧化膜以外的栅绝缘膜。另外，在记载为MOSFET的情况下，也不排除例如多晶硅等、金属以外的栅电极材料。
[0074]控制电路CT是控制M0SFET2HQ、2LQ的工作的电路，由例如PWM(Pulse WidthModulat1n，脉冲宽度调制)电路构成。该PWM电路将指令信号与三角波的振幅进行比较以输出PWM信号(控制信号)。根据该PWM信号，使得M0SFET2HQ、2LQ (即电源电路10)的输出电压(即，M0SFET2HQ、2LQ的电压开关接通的宽度(导通时间)得到控制。
[0075]该控制电路CT的输出经由在半导体器件11所具有的半导体芯片2S形成的布线而电连接于驱动器电路DRl、DR2的输入。驱动器电路DR1、DR2的各自的输出，分别电连接于M0SFET2HQ的栅电极2HG以及M0SFET2LQ的栅电极2LG。
[0076]该驱动器电路DR1、DR2是与从控制电路CT供给的脉冲宽度调制(Pulse WidthModulat1n:PWM)信号相应地、分别控制M0SFET2HQ、2LQ的栅电极HG、LG的电位并控制M0SFET2HQ、2LQ的工作的电路。一方的驱动器电路DRl的输出电连接于M0SFET2HQ的栅电极HG。另一的驱动器电路DR2的输出电连接于M0SFET2LQ的栅电极LG。该控制电路CT以及2个驱动器电路DR1、DR2形成于例如一个半导体芯片2S。此外，VDIN表示向驱动器电路DR1、DR2的输入电源。
[0077]另外，作为功率晶体管的M0SFET2HQ、2LQ，在输入电源12的高电位(第I电源电位)供给用的端子(第I电源极端子)ETl与基准电位(第2电源电位)供给用的端子(第2电源极端子)ET2之间串联连接。另外，在连结电源电路10的M0SFET2HQ的源极HS与M0SFET2LQ的漏极LD的布线，设置有将输出用电源电位向外部供给的输出节点N。该输出节点N经由输出布线与线圈15电连接，进一步经由输出布线与负载14电连接。
[0078]即，M0SFET2HQ的源极HS.漏极HD路径，在输入电源12的高电位供给用的端子ETl与输出节点(输出端子)N之间串联连接。另外，M0SFET2LQ的源极LS ?漏极LD路径在输出节点N与基准电位供给用的端子ET2之间串联连接。此外，图1中M0SFET2HQ、2LQ中分别示出寄生二极管(内部二极管)。
[0079]电源电路10中，通过一边在M0SFET2HQ、2LQ取得同步一边交替的进行导通/截止，从而进行电源电压的转换。即，高边用的M0SFET2HQ导通时，电流(第I电流)11从端子ETl通过M0SFET2HQ流向输出节点N。另一方面，高边用的M0SFET2HQ截止时，电流12由于线圈15的反向电压而流动。在该电流12流动时使低边用的M0SFET2LQ导通，从而能够减少电压降低。
[0080]MOSFET (第I场效应晶体管、功率晶体管)2HQ是高边开关(高电位侧:第I工作电压；以下、简称为高边(high side))用的场效应晶体管，具有用于在上述线圈15蓄积能量的开关功能。该高边用的M0SFET2HQ形成于有别于半导体芯片2S的半导体芯片2H。
[0081]另一方面，MOSFET (第2场效应晶体管、功率晶体管)2LQ是低边开关(低电位侧:第2工作电压；以下、简称为低边(low side))用的场效应晶体管，具有与来自控制电路CT的频率同步地降低晶体管的电阻并进行整流的功能。S卩，M0SFET2LQ是电源电路10的整流用的晶体管。
[0082]另外，如图2所示，高边用的M0SFET2HQ以及低边用的M0SFET2LQ，例如由η沟道型场效应晶体管形成。图2是表示图1所示的场效应晶体管的元件构造例的要部剖视图。
[0083]图2所示例子中，在例如由η型单晶硅形成的半导体基板WH的主面Wa上形成有η-型的外延层ΕΡ。该半导体基板WH以及外延层EP构成M0SFET2HQ、2LQ的漏极区域(图1所示的漏极2HD、2LD)。该漏极区域与在图1所示的半导体芯片2H、2L的背面侧所形成的漏电极2HDP、2LDP电连接。
[0084]在外延层EP上形成有作为P-型的半导体区域的沟道形成区域CH，在该沟道形成区域CH上形成有作为η+型半导体区域的源极区域SR。而且，形成有从源极区域SR的上表面贯通沟道形成区域CH并到达外延层EP的内部的沟道(开口部、槽)TRl。
[0085]另外，在沟道TRl的内壁形成有栅绝缘膜GI。另外，在栅绝缘膜GI上形成有以填埋沟道TRl的方式层叠的栅电极HG、LG。栅电极HG、LG经未图示的引出布线与图1所示的半导体芯片2H、2L的栅电极焊盘2HGP、2LGP电连接。
[0086]另外，在栅电极HG、LG所填埋的沟道TRl的、夹着源极区域SR的附近，形成有主体接触用的沟道(开口部、槽)TR2。图2所示的例子中，在沟道TRl的两侧形成有沟道TR2。另外，在沟道TR2的底部形成有作为p+型的半导体区域的主体接触区域BC。通过设置主体接触区域BC，能够降低以源极区域SR为发射区域、以沟道形成区域CH为基极区域、以外延层EP为集电区域的寄生双极晶体管的基极电阻。
[0087]此外，图2所示的例子中，构成为，通过形成主体接触用的沟道TR2，从而主体接触区域BC的上表面的位置与源极区域SR的下表面相比位于下方(沟道形成区域CH的下表面侧)。但是，图示省略，作为变形例，也可以不形成主体接触用的沟道TR2而按与源极区域SR大致相等的高度形成主体接触区域BC。
[0088]另外，在源极区域SR以及栅电极HG、LG上形成有绝缘膜IL。另外，在绝缘膜IL上以及包括主体接触用的沟道TR2的内壁在内的区域形成有遮蔽导体膜BM。另外，在遮蔽导体膜BM上形成有布线CL。布线CL与在图1所示的半导体芯片2H、2L的表面所形成的源电极焊盘2HSP、2LSP电连接。
[0089]另外，布线CL经由遮蔽导体膜BM与源极区域SR以及主体接触区域BC这两方电连接。也就是，源极区域SR与主体接触区域BC变为同一电位。由此，能够抑制由源极区域SR与主体接触区域BC之间的电位差所引起的上述寄生双极晶体管导通的情况。
[0090]另外，MOSFET2HQ、2LQ隔着沟道形成区域CH而在厚度方向上配置有漏极区域与源极区域SR，所以在厚度方向上形成有沟道(以下，称为纵型沟道构造)。该情况下，与沿主面Wa形成有沟道的场效应晶体管相比较，能够降低平面视图中的元件的占有面积。因此，通过在高边用的MOSFET2HQ中应用上述纵型沟道构造，从而能够降低半导体芯片2H(参照图1)的平面大小。
[0091]另外，在上述纵型沟道构造的情况下，能够增加平面视图中每单位面积的沟道宽度，所以能够降低导通电阻。尤其是，低边用的MOSFET2LQ，其工作时的导通时间(施加电压期间的时间)，比高边用的MOSFET2HQ的导通时间长，看起来导通电阻所致的损失比开关损失大。因此，通过在低边用的MOSFET2LQ应用上述纵型沟道構造，从而能够减小低边用的场效应晶体管的导通电阻。其结果，因即使图1所示的电源电路10中流动的电流增大也能够使电压转换效率提高这一点而优选。
[0092]此外，图2中，是表示场效应晶体管的元件构造的图，图1所示的半导体芯片2H、2L中，例如具有图2所示那样的元件构造的多个场效应晶体管并联连接。由此，能够构成例如超过I安培那样的大电流流动的功率MOSFET。
[0093]<半导体器件>
[0094]接下来，关于图1所示的半导体器件I的封装体构造进行说明。图3是图1所示的半导体器件的俯视图。另外，图4是图3所示的半导体器件的仰视图。另外，图5是表示卸下图3所示的封固体的状态下的半导体器件的内部构造的平面图。另外，图6是沿图5的A-A线的剖视图。另外，图7是表示图5所示的高边用的半导体芯片的栅电极与引脚(lead)的连接状态的放大剖视图。另外，图8是表示图5所示的低边用的半导体芯片的栅电极与引脚的连接状态的放大剖视图。此外，图5以及图6中，为了易于判断将金属条带7R用后述的接合工具接合时所形成的压线痕迹PBD的位置，而标注用虚线包围的阴影线，示意性地表示。
[0095]如图3?图8所示，半导体器件I具有多个半导体芯片2 (参照图5、图6)、分别搭载多个半导体芯片2的多个接片(tab)(芯片搭载部、焊盘)3(参照图4?图6)、以及作为外部端子的多个引脚(lead)4(参照图4?图6)。另外，多个半导体芯片2由一个封固体(树脂体)5集中密封。通过这样将多个半导体芯片2搭载于一个封固体5内，从而能够减小相邻的半导体芯片2的离开距离，所以与将多个半导体芯片2分别密封地配置相比能够降低安装面积。
[0096]另外，多个半导体芯片2包括半导体芯片2H，半导体芯片2H中形成有作为使用该图1说明了的电源电路10的高边用的开关元件的MOSFET2HQ。如图6所示，半导体芯片2H具有表面2Ha和位于与表面2Ha相反侧的背面2Hb。另外，如图5所示在半导体芯片2H的表面2Ha，形成有与图1所示的源极HS相对应的源电极焊盘(第I电极焊盘