对具有与工艺水平不相称良率的芯片的分类方法
【技术领域】
[0001] 本发明涉及半导体制造技术领域，尤其涉及一种对具有与工艺水平不相称良率的 芯片的分类方法。
【背景技术】
[0002] 半导体制造领域，良率对于量产后的产品（至少包括一芯片）至关重要。其中，良 率主要分两种：一是与工艺水平相称的良率，另外一种是与工艺水平不相称的良率。若存 在与工艺水平不相称的良率，则生产商会考虑该良率较低是否是特殊的、系统性的问题，若 是，则会投入大量人力物力用于针对该产品的良率提高。若不是，则会按照该生产线上其它 产品类似的方法整体提高产品的良率。
[0003] 现有技术中，某个产品的良率获得是通过缺陷密度（Defect Density，D0)计算得 到的。与相同生产线上同类型其它产品比较，若该产品的缺陷密度相对较大，则认为该产品 存在特殊的、系统性的问题。这种与其它产品相比较判断产品是否存在特殊的、系统性的问 题会存在一些问题。其一，这种比较忽略了各产品的特殊性，因而并不准确。其二，有些情 况下，并没有同生产线的同型产品做参考。其三，该做参考的通型产品缺陷密度本身就有问 题，即参考产品本身对是否存在特殊的、系统性的问题有误判。
[0004] 基于上述缺陷，对具有与工艺水平不相称良率的芯片进行分类时，很可能出现误 判断，将由例如产品本身存在缺陷、设计不够完善等等造成的良率过低归为特殊的、系统性 的问题，这会造成生产商花大量人力物力对该产品的良率进行提高时效果不大。
[0005] 因而，半导体行业亟需一种能准确对具有与工艺水平不相称良率的芯片进行分类 的方法。
【发明内容】
[0006] 本发明实现的目的是更准确对具有与工艺水平不相称良率的芯片进行分类。
[0007] 为实现上述目的，本发明提供一种对具有与工艺水平不相称良率的芯片的分类方 法，包括：获取至少一晶元上若干芯片的电性测试中各测试项的测试结果；根据上述测试 结果获取该晶元对应的每个测试项的良率损失；根据该晶元对应的每个测试项的良率损失 对各测试项进行相关性分析；根据各测试项是否相关将上述所有测试项进行分组；寻找每 组中良率损失最严重的测试项；对良率损失最严重的测试项与制作芯片所用工艺参数进行 相关性分析，若该测试项与所用工艺参数均不相关，则芯片所具有的与工艺水平不相称良 率不属于特殊的、系统性的问题。
[0008] 可选地，所述若干芯片包括电性测试中至少一测试项测试结果极端的芯片。
[0009] 可选地，若测试项与工艺参数的相关系数小于0. 3,则该测试项与该工艺参数不相 关。
[0010] 可选地，良率损失通过计算获取，且每个芯片的各测试项的测试结果采用若某个 测试项不合格，仍继续测试其余测试项的方法。
[0011] 可选地，各测试项的测试结果为"〇"或" 1"。
[0012] 可选地，各测试项的测试结果为具体数值。
[0013] 可选地，在测试项与工艺参数的相关系数的3sigma区间内，若该测试项的良率损 失小于1%，则该测试项与该工艺参数不相关。
[0014] 可选地，寻找每组中良率损失最严重的测试项后，若该组中最严重良率损失小于 1%，放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析。
[0015] 可选地，获取良率损失中，每个芯片的各测试项的测试结果采用若某个测试项不 合格，停止继续测试其余测试项的方法。
[0016] 可选地，各测试项的测试结果为该测试项对应的该晶元的良率损失。
[0017] 可选地，在测试项与工艺参数的相关系数的3sigma区间内，若该测试项的良率损 失小于0. 5%，则该测试项与该工艺参数不相关。
[0018] 可选地，寻找每组中良率损失最严重的测试项后，若该组中最严重良率损失小于 0. 5%，放弃对该组的测试项与制作芯片所用工艺参数进行相关性分析。
[0019] 可选地，获取测试结果后，还包括：对制作芯片所用各工艺参数之间进行相关性分 析；根据各工艺参数是否相关将上述所有工艺参数进行分组；其中，测试项与制作芯片所 用工艺参数进行相关性分析中，所用工艺参数是每组中的一个工艺参数。
[0020] 可选地，所述电性测试的各测试项包括：缓存功能测试、显存速度测试。
[0021] 可选地，所述制作芯片所用各工艺参数包括：显影后关键尺寸、刻蚀后关键尺寸、 源漏区离子注入浓度、牺牲氧化层厚度。
[0022] 与现有技术相比，本发明的技术方案具有以下优点：1)经分析，现有技术的DO算 法，虽然考虑了产品（至少包括一芯片）的工艺水平，然而未考虑产品本身的个性，对于具有 与工艺水平不相称良率的芯片，其产生原因可能是特殊的、系统性问题，也可能是产品本身 问题，因而分类是否准确十分关键。该特殊的、系统性问题是指改善工艺可以使得良率达到 与工艺水平相称的芯片问题，该特殊的、系统性问题是相对产品自身问题而言，后者例如设 计缺陷、工艺复杂、芯片较大等问题，是指生产商靠改善工艺无法使得芯片良率达到与工艺 水平相称。为准确判断其产生原因是特殊的、系统性问题，避免人力物力浪费，本发明基于 个性化的产品本身，根据该芯片电性测试中各测试项的测试结果，对测试项与制作芯片所 用工艺参数进行相关性分析，若测试项与所用工艺参数均不相关，则判断芯片的所具有的 与工艺水平不相称良率（良率较低）不属于特殊的、系统性的问题；此外，为避免测试项与工 艺参数进行相关性分析中的大运算量，提高效率，并非对每个测试项进行相关性分析，而是 对相关的每组中良率损失最1?的测试项与工艺参数进行相关性分析，若该良率损失最1?的 测试项与制作芯片所用工艺参数均不相关，则同组中其它良率损失稍低的测试项当然也与 该些工艺参数不相关。
[0023] 2)可选方案中，收集的芯片电性测试结果不仅是测试结果常规的芯片，还包括测 试结果极端的芯片，以扩大样本容量，覆盖更多情况，使得最终分类更准确。
[0024] 3)可选方案中，上述对测试项与工艺参数进行相关性分析中，可以通过改变某一 工艺参数，统计多个芯片的一个测试项是否合格的概率，即分析哪些工艺参数对测试结果 有显著影响；经验表明，在测试样本较小，即芯片的数目较少，基于测试结果可能存在误差， 测试项与工艺参数的相关系数并非只有为〇时，两者才不相关，而是两者相关系数小于某 一值时，两者便不相关，上述值可以为0.3 ;在测试样本较大，即芯片的数目足够多时，测试 项与工艺参数的相关系数也并非只有为〇时，两者才不相关，这是因为当相关系数小于一 定值时，改进该工艺参数对良率损失的降低幅度有限，基于成本考虑，上述相关系数可以设 定一经验值，上述经验值可以为0. 3。
[0025] 4)可选方案中，良率损失通过计算获取，且每个芯片的各测试项的测试结果采用 若某个测试项不合格，仍继续测试其余测试项的方法，上述方案也称COF (Continue On Fail)测试模式。该模式不因某个芯片的某个测试项不合格，而不去继续测其余的测试项， 因而能够测试每个芯片的所有测试项，测试结果全面。对于某个测试项，每个芯片的测试结 果都可获得，则统计不合格的芯片数目，除以总芯片数目，即可得到该晶元对应的该测试项 的良率损失。
[0026] 5)可选方案中，对于4)可选方案，利用该种模式测试的结果一般有两种输出，一 种为"0"或"1"，即合格（Pass)与不合格（Fail);另一种为具体数值，例如电流值，1安培， 2安培，设定合格线后，即可获知该测试结果是否合格。
[0027] 6)可选方案中，对于上述4)可选方案与5)可选方案，在测试项与工艺参数的相关 系数的3sigma区间（99. 73%)内，若该测试项的良率损失小于1%，则该测试项与该工艺参数 不相关；换言之，该相关系数落入【〇, 1】内的概率为100%，若在99. 73%情况下，该良率损失 都小于1%，则认为提高工艺参数对该低良率改善没有帮助，即该低良率不属于特殊的、系统 性的问题。
[0028] 7)可选方案中，对于上述4)可选方案，寻找每组中良率损失最严重的测试项后，若 该组中最严重良率损失(最高良率损失)小于1%，放弃对该组的测试项与制作芯片所用工艺 参数进行相关性分析，换言之，若该组测试项中的每个测试项的良率损失都低于1%，则认为 该组中的测试项对工艺参数不敏感，因而改进工艺参数对该低良率改善没有帮助，即该低 良率不属于特殊的、系统性的问题。
[0029] 8)可选方案中，与4)可选方案并列的是，获取良率损失中，每个芯片的各测试项 的测试结果采用若某个测试项不合格，停止继续测试其余测试项的方法，上述方案也称SOF (Stop On Fail)测试模式。该模式只要芯片的某一测试项不合格，便不再继续其它测试项 的测试，换言之，该种模式只记录了芯片不合格的第一个测试项，因而该种方法成本较低， 测试耗时短。
[0030] 9)可选方案中，对于8)可选方案的SOF模式，各测试项的测试结果为该测试项对 应的该晶元的良率损失，换言之，对于该种模式，每个测试项对应的该晶元的良率损失直接 通过各测试项的测试结果获取。
[0031] 10)可选方案中