用于改进的rram可靠性的金属线连接件、包括它的半导体布置及其制造方法
【专利说明】用于改进的RRAM可靠性的金属线连接件、包括它的半导体 布置及其制造方法
[0001] 优先权要求和交叉引用
[0002] 本申请要求于2013年12月27日提交的美国临时申请第61/921148号的权益。
技术领域
[0003] 本发明涉及具有电阻式随机存取存储器的集成电路器件、制造这些器件的方法和 操作这些器件的方法。
【背景技术】
[0004] 电阻式随机存取存储器（RRAM)具有简单的结构、低工作电压、高速、良好耐久性 以及CMOS工艺兼容性。RRAM是为传统的闪速存储器提供小尺寸替代的最具前景的替代方 式并且正在寻求在诸如光盘和非易失性存储器阵列的器件中的广泛应用。
[0005] RRAM单元将数据存储在材料层内，可以诱导材料层经历相变。可以在所有的或部 分的层内诱导相变以在高电阻状态和低电阻状态之间进行切换。电阻状态可以被查询并解 释为表示"0"或"1"。
[0006] 在典型的RRAM单元中，数据存储层包括非晶金属氧化物。在施加足够的电压后， 则金属桥被诱导为形成在整个数据存储层上，这产生低电阻状态。可以使金属桥断裂，并 且通过施加使所有或部分的金属结构熔化或分解的短高电流密度脉冲来恢复高电阻状态。 数据存储层迅速冷却并且保持在高电阻状态直到再次诱导低电阻状态。通常在前段制程 (FEOL)处理之后形成RRAM单元。在典型的设计中，在一对金属互连层之间形成RRAM单元 的阵列。
【发明内容】
[0007] 为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种集成电路 器件，包括：RRAM单元的阵列；位线的阵列，连接至所述RRAM单元的阵列，每条所述位线具 有第一截面面积；以及源极线的阵列，用于所述RRAM单元的阵列，每条所述源极线具有第 二截面面积；其中，所述第二截面面积大于所述第一截面面积；以及所述源极线和所述位 线配置为运载用于使所述RRAM单元置位和复位的电流。
[0008] 在上述集成电路器件中，还包括：晶体管的阵列，与所述RRAM单元一一对应，所述 晶体管包括源极区、漏极区和栅电极；其中，所述源极区连接至所述源极线；以及所述漏极 区连接至所述RRAM单元。
[0009] 在上述集成电路器件中，还包括：字线的阵列，配置为用于寻址所述RRAM单元；其 中，所述字线连接至所述栅电极。
[0010] 在上述集成电路器件中，还包括：衬底；多个金属互连层，位于所述衬底之上的多 个高度处；其中，所述RRAM单元的阵列位于两个所述金属互连层之间；所述源极线位于所 述衬底之上的比所述RRAM单元的阵列更高的金属互连层中；所述位线位于所述衬底之上 的比所述RRAM单元的阵列更高的金属互连层中；以及所述字线位于所述衬底之上的没有 所述RRAM单元的阵列高的金属互连层中。
[0011] 在上述集成电路器件中，还包括：衬底；多个金属互连层，位于所述衬底之上的多 个高度处；其中，所述RRAM单元的阵列位于两个所述金属互连层之间；以及所述源极线位 于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中。
[0012] 在上述集成电路器件中，其中：所述位线连接至所述RRAM单元的顶电极；以及所 述位线位于所述衬底之上的比所述RRAM单元的阵列更高的金属互连层中。
[0013] 在上述集成电路器件中，其中：所述源极线位于形成有所述位线的所述金属互连 层之上的金属互连层中。
[0014] 在上述集成电路器件中，其中，至少两个金属互连层形成在所述RRAM单元的阵列 下方。
[0015] 在上述集成电路器件中，还包括：晶体管的阵列，形成在所述金属互连层下方的所 述衬底上，所述晶体管包括源极区、漏极区和栅电极；其中，所述晶体管的源极区连接至所 述源极线；以及所述晶体管的漏极区连接至所述RRAM单元的底电极。
[0016] 在上述集成电路器件中，其中，至少四个金属互连层形成在所述RRAM单元的阵列 下方。
[0017] 在上述集成电路器件中，还包括：衬底，具有表面；以及多个金属互连层，位于所 述衬底的表面之上；其中，所述RRAM单元的阵列位于两个所述金属互连层之间；所述RRAM 单元包括顶电极、底电极和位于所述顶电极和所述底电极之间的RRAM介电层；所述位线连 接至所述顶电极；所述底电极连接至位于所述衬底的表面上的第一接触件；以及所述源极 线连接至位于所述衬底的表面上的第二接触件。
[0018] 在上述集成电路器件中，其中，所述源极线位于所述衬底的表面之上的比所述 RRAM单元的阵列更高的金属互连层中。
[0019] 在上述集成电路器件中，其中，所述源极线位于所述衬底的表面之上的比所述位 线更高的金属互连层中。
[0020] 根据本发明的另一方面，还提供了一种使具有顶电极和底电极的RRAM单元复位 的方法，包括将所述顶电极连接至位线；将所述底电极连接至源极线，所述源极线具有比所 述位线更低的薄层电阻；以及驱动所述源极线的电压以发送通过所述RRAM单元的电流脉 冲；其中，所述电流脉冲使所述RRAM单元复位。
[0021] 在上述方法中，其中：所述底电极通过具有栅极的晶体管连接至所述源极线；以 及将所述底电极连接至所述源极线包括驱动所述栅极的电压
[0022] 根据本发明的又一方面，还提供了一种制造集成电路器件的方法，包括：使半导体 衬底通过前段制程处理；在所述半导体衬底上方形成第一组金属互连层；在所述第一组金 属互连层上方形成RRAM单元；以及在所述第一组金属互连层和所述RRAM单元上方形成第 二组金属互连层；其中，形成所述第二组金属互连层包括形成用于使所述RRAM单元置位和 复位的位线和源极线。
[0023] 在上述方法中，其中，所述第一组金属互连层中的金属互连层具有比形成有源极 线的金属互连层更低的厚度。
[0024] 在上述方法中，其中：使所述半导体衬底通过前段制程处理包括在所述衬底上形 成接触件；以及形成所述第一组金属互连层包括形成将所述源极线和所述RRAM单元连接 至所述接触件的通孔。
[0025] 在上述方法中，其中，在形成所述源极线之前形成所述位线。
[0026] 在上述方法中，其中，所述第一组金属互连层包括至少四个金属互连层。
【附图说明】
[0027] 当结合附图进行阅读时，从以下详细描述可以最佳理解本发明的方面。应该注意， 根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺 寸可以任意增大或缩小。
[0028] 图1示出了根据本发明的一些实施例的RRAM器件。
[0029] 图2A至图2C示出了根据本发明的一些实施例的适用于RRAM器件的一些示例性 引线尺寸。
[0030] 图3是示出根据本发明的一些实施例的使RRAM单元置位的方法的流程图。
[0031] 图4是示出根据本发明的一些实施例的当RRAM单元经历RRAM单元置位工艺时 RRAM单元两端的电压和通过RRAM单元的电流的曲线。
[0032] 图5是示出根据本发明的一些实施例的使RRAM单元复位的方法的流程图。
[0033] 图6是示出根据本发明的一些实施例的当RRAM单元经历RRAM单元复位工艺时 RRAM单元两端的电压和通过RRAM单元的电流的曲线。
[0034] 图7是示出根据本发明的一些实施例的RRAM器件制造方法的流程图。
[0035] 图8至图10示出了根据本发明的一些实施例的在制造 RRAM器件的多个中间阶段 的截面图。
[0036] 图11至图15示出了根据本发明的一些实施例的在制造 RRAM单元的多个中间阶 段的截面图。
[0037] 图16至图17示出了根据本发明的一些其他实施例的在制造 RRAM器件的多个中 间阶段的截面图。
【具体实施方式】
[0038] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本 发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件以直接接触的方式形成的实施例，且也可以包括在第一部件和第二部件之间可以形成 额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在 各个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并 不表示所论述的各个实施例和/或结构之间的关系。
[0039] 此外，为便于描述，在本文中可以使用诸如"在…之下"、"在…下方"、"下部"、 "在…之上"、"上部"等的空间相对术语，以描述如图所示的一个元件或部件与另一个（或另 一些）元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或 操作中的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），并且本文中 使用的空间相对描述符可以同样地作出相应的解释。
[0040] 随着集成电路的密度增大，金属互连层中的引线的电阻电容（RC)延迟已经开始 对集成电路性能产生重大影响。现代的集成电路（IC)通过使用铜代替铝和使用低k电介 质代替SiO 2来降低金属互连层中的RC延迟。也通过按比例缩小以使用更厚的引线来制造 更长的连接件来降低RC延迟。
[0041] 通过改变金属互连层中的引线厚度和宽度来实现按比例缩小。最接近衬底的最低 金属互连层具有最薄和最窄的引线。最低层中的引线具有最高的RC延迟并且用于制造局 部互连件。随着额外的金属互连层的添加，引线厚度、宽度和间隔逐渐增大。最顶端的金属 互连层具有最厚、最宽和最粗糙地间隔开的引线。最上面的层具有最低的RC延迟并且用于 功率和时钟分布以及用于全局信号布线。
[0042] 现代的集成电路通常包括具有复杂的相互