一种混合晶向无结cmos结构的制作方法
【技术领域】
[0001]本发明属于半导体集成电路制造设备领域，涉及一种混合晶向无结CMOS结构。
【背景技术】
[0002]从第一个晶体管发明到超大规模集成电路的广泛应用，摩尔定律指导着微电子工业的发展速度。但随着器件关键尺寸的不断缩小至65nm甚至22nm以下，进一步缩小器件关键尺寸以提高性能变得越来越困难，这给集成电路制造工艺带来极大挑战。目前还没有新的器件在兼容现有主流硅工艺的情况下代替硅CMOS。此外，现有的CMOS电路还受到迀移率不匹配的限制。在硅材料中，空穴迀移率只有电子迀移率的1/3左右，为了使NMOS和PMOS的驱动电流一致，必须增大PMOS器件的宽长比，这会使电路的速度和集成度都受到影响，降低了电路性能。为了解决这个问题，一个有效的办法是改善沟道材料的导电性，提高空穴和电子的迀移率，增强驱动电流，提高电路性能。
[0003]混合晶向技术(hybridcrystal orientat1n technology，HOT)工艺最初由 IBMIEDM2003提出，它针对n-M0SFET和p-M0SFET采用不同晶面Si衬底，可以有效增大空穴迀移率，从而改善CMOS性能。目前，基于混合晶向技术开发CMOS电路的研宄有一些报道。具体来说，2003年，IBM的Yang等人创造性地提出了基于SOI的混合晶向技术，通过优化衬底和沟道的表面晶向来提升载流子的迀移率，从而可以提升器件性能。M.Yang等人提出的混合晶向技术是一种基于SOI的技术，在同一晶片上，可以分别在(100)晶面区域制备η-MOSFET和(110)晶面区域制备ρ-MOSFET。在该技术中，采用相关工艺将(110)单晶硅层转移到(100)单晶硅片上，或者将(100)单晶硅层转移到(110)单晶硅片上，制备出顶层硅与衬底晶向不同的全局化混合晶向SOI衬底。(100)晶面上nMOSFET的电子迀移率较高，(110)晶面上的空穴迀移率较高。
[0004]Juct1nless MOSFET 的结构首次由 J.-P.Colinge 等人 2010 年发表在 NatureNanotechnology 上的文章‘‘Nanowire transistors without junct1ns，，所报道。以往所有的MOSFET都是靠着引入的杂质原子所形成的结工作的。当关键尺寸下降到1nm左右时，为了抑制短沟道效应，非常高的掺杂浓度梯度变得十分必要。由于杂质扩散过程中的物理定律的限制，在工艺上制造出如此高的掺杂浓度梯度十分困难。这种无结的器件不需要制作浓度梯度非常大的PN结，不使用昂贵的快速热退火，所以该结构大大减小了工艺制造的复杂度和成本。该结构的器件有CMOS的全部功能，并且亚阈值摆幅接近理想值，有着非常低的泄漏电流，并且在栅压和温度升高时迀移率退化比通常的MOSFET小很多。Junct1nless MOSFET工作原理的详细情况可以参看J.-P.Coling等人2010年发表在Nature Nanotechnology 上的文章“Nanowire transistors without junct1ns，，。简要地说，它导电的原理在于利用栅极电压对沟道载流子浓度的调制，关闭器件的时候耗尽栅下体硅中的电子。其电流在体硅的内部通过，避免了传统MOSFET导通电流的表面反型模式，避免了界面散射导致的迀移率退化。Junct1nless MOSFET制造工艺的关键在于制造出非常小的器件宽度和厚度以便在关态时栅极电压能够耗尽体硅中的载流子。
[0005]Junct1nless MOSFET面临着载流子迀移率过小的困境:根据文献“Nanowiretransistors without junct1ns” 的报导，N 型 Junct1nless MOSFET 的电子迁移率为100cm2V-lS-l，P型Junct1nless MOSFET的空穴迀移率为40cm2V-lS_l，此时硅中的杂质浓度为lel9到Ie20/cm3。这对于普通长沟的MOSFET来说是相当小的。当然，这种较小的迀移率也普遍表现在短沟如40nm技术节点的MOSFET中。
[0006]综上所述，本领域技术人员亟需提供一种混合晶向无结CMOS结构，将混合晶向技术应用于无结CMOS结构，以解决无结CMOS结构的空穴和电子迀移率小的问题，提高无结CMOS结构的芯片的集成度、速度和性能。
【发明内容】
[0007]本发明所要解决的技术问题是提供一种混合晶向无结CMOS结构，将混合晶向技术应用于无结CMOS结构，以解决无结CMOS结构的空穴和电子迀移率小的问题，提高无结CMOS结构的芯片的集成度、速度和性能。
[0008]为了解决上述技术问题，本发明提供了一种混合晶向无结CMOS结构，所述无结CMOS结构包括无结NMOS结构以及无结PMOS结构，还包括顶层硅通过埋氧层设置在硅衬底上而构成的硅片，所述顶层硅材质为(100)晶面单晶硅，所述硅衬底材质为(110)晶面单晶硅，所述无结NMOS结构设在(100)晶面的顶层硅上，所述无结PMOS结构设在(110)晶面的硅衬底上。
[0009]优选的，所述无结NMOS结构和无结PMOS结构通过浅沟槽隔离隔开。
[0010]优选的，所述硅衬底为P型硅衬底。
[0011]优选的，所述硅衬底为N型掺杂。
[0012]优选的，所述娃片为利用混合晶向衬底技术制备的混合晶向娃片。
[0013]与现有的方案相比，本发明提供的混合晶向无结CMOS结构，通过将无结NMOS结构设在(100)晶面的顶层硅上，无结PMOS结构设在(110)晶面的硅衬底上，使无结NMOS结构对应电子迀移率最高的(100)晶面的顶层硅，无结PMOS结构对应空穴迀移率最高的(110)晶面的硅衬底，从而提高无结NMOS结构的电子迀移率以及无结PMOS结构的空穴迀移率，进而提高无结CMOS结构的芯片的集成度、速度和性能。
【附图说明】
[0014]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0015]图1为本发明混合晶向无结CMOS结构的结构示意图。
[0016]图中