一种四合一天线合路系统的制作方法
【技术领域】
[0001] 本发明涉及移动通信技术领域，尤其涉及一种四合一天线合路系统。
【背景技术】
[0002] 目前，在各个领域信息数据多数靠通信基站实现多部信道进行接收和发送，但是 多部信道工作时天线相互干扰，影响接收信息。为解决这一问题，本发明分析目前市场使 用需求，研制了四合一天线合路器。进入21世纪以来，无线通信技术正在以前所未有的速 度向前发展。随着用户对各种实时多媒体业务需求的增加和互联网技术的迅猛发展，无线 通信技术正朝着数字化、综合化、宽带化、智能化以及个人化的方向发展。目前无线通信工 作频段由短波、超短波、微波发展到毫米波、红外波和超长波；频段间隔由100kHz、50kHz、 25kHz发展到12. 5kHz甚至更窄；调制方式由振幅压扩单边带模拟调制发展到数字调制；多 址方式由FDMA、TDMA、CDMA发展到混合多址，以及固定多址和随机多址的结合；业务类型由 语音发展到数据、传真、直到多媒体综合业务。
[0003] 在移动通信系统中，多信道工作的基地台集中了大量的收、发设备，若每台收、发 信机都各使用一副天线，无论是同杆架设还是分杆设置，在经济、技术和场地利用等方面都 很不实用。
【发明内容】
[0004] 本发明主要是解决现有技术中所存在的技术问题，从而提供一种减少天线数量和 天线之间相互干扰的影响，节约成本且多个信道同时工作时无相互干扰的四合一天线合路 系统。
[0005] 本发明的上述技术问题主要是通过下述技术方案得以解决的：
[0006] 本发明提供的四合一天线合路系统，包括第一至第四信道，其还包括射频系统和 数字系统，所述射频系统包括滤波器组、射频交换模块和综合与互调处理模块，所述射频交 换模块包括射频交换模块前板和射频交换模块后板，所述滤波器组设置在所述射频交换模 块前板和射频交换模块后板之间，所述第一至第四信道分别与所述射频交换模块后板相连 接，所述射频交换模块前板经所述综合与互调处理模块与外部的天线相连接，所述数字系 统包括控制模块，所述控制模块分别与所述第一至第四信道、所述射频交换模块前板和射 频交换模块后板相连接，且用于根据所述第一至第四信道提供的频率字来控制所述射频交 换模块对应的射频通道的打开或关闭，其中，所述滤波器组由若干个带通滤波器组成。
[0007] 进一步地，所述数字系统还包括电源模块、键盘显示模块和LED灯模块，所述控制 模块包括ARM模块和FPGA模块，所述ARM模块分别所述FPGA模块和一外部的PC机相连接， 所述FPGA模块还分别与所述键盘显示模块、LED灯模块、第一至第四信道相连接。
[0008] 进一步地，所述LED灯模块包括第一至第五LED双色指示灯，第五LED双色指示灯 为电源指示灯，所述第一至第四LED双色指示灯分别与所述第一至第四信道相对应。
[0009] 进一步地，所述FPGA模块通过一第一芯片与所述第一至第五LED双色指示灯相连 接，
[0010] 进一步地，所述FPGA模块还与一 20MHz的晶振电路相连接，所述晶振电路用于作 为所述FPGA模块的主时钟。
[0011] 进一步地，所述FPGA模块还包括频率字模块，所述频率字模块用于接收所述第一 至第四信道的频率字，将频率字转换成对应频率，并得出对应的带通滤波器的射频通道。
[0012] 进一步地，所述射频通道上设有PIN二极管开关，所述PIN二极管开关与所述FPGA 模块相连接。
[0013] 进一步地，所述FPGA模块还通过第二芯片与所述PIN二极管开关相连接。
[0014] 进一步地，所述第一、第二芯片的型号分别为MAX6968和⑶4094。
[0015] 进一步地，所述电源模块提供的电压分别为5V、200V、-3. 3V、3. 3V、2. 5V、1. 2V。
[0016] 进一步地，所述ARM模块和FPGA模块之间通讯协议为UART协议。
[0017] 进一步地，所述控制模块内还设有信道冲突机制。
[0018] 本发明的有益效果在于：通过将需要发送的多路射频信号根据控制模块发出的控 制信号进行选通滤波，然后将多路信号合成一路发射出去，实现了多个信道同时工作在一 路天线的要求，其抗干扰能力强，可重复性好，节约时间和经济成本。
【附图说明】
[0019] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现 有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本 发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以 根据这些附图获得其他的附图。
[0020] 图1是本发明的四合一天线合路系统的结构框架示意图；
[0021] 图2是本发明的四合一天线合路系统的数字系统的原理示意图；
[0022] 图3是本发明的四合一天线合路系统的电源模块的24V转12V电源原理示意图；
[0023] 图4是本发明的四合一天线合路系统的电源模块的12V转5V、3. 3V、-3. 3v的电源 原理示意图；
[0024] 图5是本发明的四合一天线合路系统的LED灯模块的原理示意图；
[0025] 图6是本发明的四合一天线合路系统的射频交换模块控制转换示意图；
[0026] 图7是本发明的四合一天线合路系统的射频交换模块内部示意图；
[0027] 图8是本发明的四合一天线合路系统的射频系统原理框图；
[0028] 图9是本发明的四合一天线合路系统的结构示意图；
[0029] 图10是本发明的四合一天线合路系统的ARM模块的软件流程图；
[0030]图11是本发明的四合一天线合路系统的时钟产生单元示意图；
[0031] 图12是本发明的四合一天线合路系统的FPGA模块的软件流程图；
[0032] 图13是本发明的四合一天线合路系统的FPGA模块内部示意图；
[0033] 图14是本发明的四合一天线合路系统的第二芯片的时序图；
[0034] 图15是本发明的四合一天线合路系统的LED灯控制时序图；
[0035] 图16是本发明的四合一天线合路系统的UART传输协议；
[0036] 图17是本发明的四合一天线合路系统的设置信道信息的PC界面；
[0037] 图18是本发明的四合一天线合路系统的滤波器组原理图。
【具体实施方式】
[0038] 下面结合附图对本发明的优选实施例进行详细阐述，以使本发明的优点和特征能 更易于被本领域技术人员理解，从而对本发明的保护范围做出更为清楚明确的界定。
[0039] 参阅图1、图8和图9所示，本发明的四合一天线合路系统，包括第一至第四信道 (1-4)，其还包括射频系统和数字系统，射频系统包括滤波器组5、射频交换模块和综合与互 调处理模块8,射频交换模块包括射频交换模块前板6和射频交换模块后板7,滤波器组5 设置在射频交换模块前板6和射频交换模块后板7之间，第一至第四信道（1-4)分别与射 频交换模块后板7相连接，射频交换模块前板6经综合与互调处理模块8与外部的天线9 相连接，数字系统包括控制模块10,控制模块10分别与第一至第四信道（1-4)、射频交换模 块前板6和射频交换模块后板7相连接，且用于根据第一至第四信道（1-4)提供的频率字 来控制射频交换模块对应的射频通道的打开或关闭，其中，滤波器组5由若干个带通滤波 器11组成。
[0040] 数字系统还包括电源模块12、键盘显示模块13和LE：D灯模块14,控制模块10包括 ARM模块15和FPGA模块16, ARM模块15分别FPGA模块16和一外部的PC机17相连接， FPGA模块16还分别与键盘显示模块13、LED灯模块14、第一至第四信道（1-4)相连接。其 中，ARM模块15的型号为LM3S6100ARM。模块15和FPGA模块16之间通讯协议为UART协 议。参阅图10所示，当天线合路器上电后，FPGA模块16给ARM模块15送出5MHz的系统 时钟和25MHz的以太网控制时钟，同时给ARM模块15 -个复位信号，ARM模块15从自身的 Flash中加载程序完成自启动，然后开始执行硬件平台的初始化，发送以太网广播与PC机 17进行数据连接，同时根据UART数据协议与FPGA模块16进行数据传送，一个是向FPGA 模块16传送关闭通道的命令，同时向FPGA模块16读取信道的状态信息。
[0041] 参阅图16所示，本发明中，模块15和FPGA模块16之间通讯的UART协议包含10 位，首先是起始位，然后是8位数据位，最后一位是停止位，由于UART协议没有时钟，只有数 据位，所以根据上升沿和下降沿来判断数据的起始和结束，LM3S6100与FPGA模块16之间 的通信控制信息采用固定的波特率115200,从控制信息中提取出数据传输率信息后，将设 置接收/发送线路的采样时钟，之后才能接收有效地发送数据信息或发送有效地的数据信 息。接收时，系统采用16倍波特率的时钟采样异步信号，首先检测数据的下降沿（起始位） 作为同步开始计数，从〇计数到15,总共10次，每次取计数为8的采样值判决为信息比特， 取出第2个至第9个信息比特组成并行信息数据，接收完毕时发出数据有效信号。发送时， 也是采用16倍波特率时钟，在得到发送数据信号时，发出起始位，维持16个时钟周期，然后 发8比特数据和1比特停止位，均维持16比特，最后发出数据发送完毕信号，其UART协议 的实体声明如下：
[0042]
[0043] 其中start_flag为起始标志位，receiveok为接收信号标志位，uarx和uatx为 接收和发送的串行数据，tx_data与rx_data为发送和接收的并行数据。用VC6.0编写网 络通信，通过PC机17控制对应信道的开关。LM3S6100与PC机17采用的是以太网控制 协议，参阅图17所示，将第一至第四部信道分别设置在30. 075MHz、40. 075MHz、50. 075MHz、 60. 075MHz上发送信息。
[0044] 具体的，本发明的LED灯模块14包括第一至第五LED双色指示灯。其中，第五LED 双色指示灯为电源指示灯，正常工作时亮绿灯，当电源模块12出现故障或者天线出现故障 时将亮红色报警。第一至第四LED双色指示灯分别与第一至第四信道（1-4)相对应，当信 道处于关闭或者接收状态时，灯灭，当信道处于发送状态时亮绿灯，当信道与其他信道发生 冲突碰撞时，优先级的信道对应的LED灯亮红灯。
[0045] 参阅图5所示，为了节省FPGA模块16的管脚资源，采用串转并的方法，FPGA模 块16通过一第一芯片18与第一至第五LED双色指示灯相连接，其中，第一芯片的型号为 MAX6968, CLK在上升沿采样，LED双色指示灯的说明见表1所示。
[0046]
[0047] 表 1
[0048] 具体的，LED灯模块14是将第一至第四信道的收发状况和冲突告警信息发送到控 制模块10上的LED双色指示灯。其中LEDLED双色指示灯的实体声明如下：
[0049]
[0051] 其中