和2所示的半导体器件的剖面图。
【具体实施方式】
[0032] 参见图1和图2A，分别表示沿线2-2'的部分布局和剖面图，半导体器件10形成在 半导体衬底12上，半导体衬底12包括有源区14和端接区16,端接区16包围着有源区14。 衬底12包括掺杂N-型或P-型杂质的外延层，杂质的掺杂浓度约在lel3cm3至lel8cm3之 间，在重掺杂N+或P+半导体层上方（图中没有表示出）。有源区14包括多个场效应晶体 管，栅极形成在多个有源沟槽中，图18表示出了其中一个有源沟槽。每个晶体管都包括源 极区23、本体区27、漏极区22、带沟槽的绝缘栅极区24以及屏蔽栅极区20,屏蔽栅极区20 设置在栅极区24下方的有源沟槽18的底部。栅极区24和屏蔽栅极区20由导电材料制成， 例如掺杂的多晶硅，并且通过设置在它们之间的电绝缘材料26电绝缘。如图2A所示，源极 的掺杂物导电类型与衬底相同，本体掺杂物的导电类型与衬底相反，源极掺杂物和本体掺 杂物注入到整个有源区的上表面中，分别构成源极区23以及本体区27,及源极掺杂物和本 体掺杂物被注入到整个端接区的上表面中分别构成源极掺杂区23'以及本体掺杂区27'。 有源区中的每个源极和本体区都电连接到设置在衬底上方的源极金属38,而端接区中的源 极掺杂区和本体掺杂区都是浮动的。
[0033] 端接区16包括至少一个最里面的端接沟槽19,在有源区14附近，以及一个最外 面的端接沟槽31，远离最里面的端接沟槽19。沟槽19设置在有源区14或晶体管有源沟槽 18和沟槽31之间。我们希望，沟槽19的宽度和深度与沟槽18相同。用导电材料32和电 绝缘材料35填充沟槽31。导电材料32可以是任意适宜的导电材料。在本例中，导电材料 为掺杂的多晶硅。电绝缘材料35可以是任意适宜的电绝缘材料。在本例中，电绝缘材料35 为氧化硅。导电材料32被电绝缘材料35包围着，导电材料32沉积在沟槽31中，沟槽31 内的导电材料32通过金属接头40,电连接到本体掺杂区27'，该处的本体掺杂区27'在最 外面的端接沟槽附近，并且远离最里面的端接沟槽和有源区。源极和本体掺杂区23'和27' 在最外面的端接沟槽附近，并且远离有源区，延伸到限定半导体衬底边缘的划线。
[0034]与有源沟槽18类似，导电材料21设置在沟槽19中，作为晶体管19的屏蔽栅。由 导电材料构成的栅极区25被设置至与屏蔽栅21重叠，并通过电绝缘材料26与屏蔽栅21分 隔开。漏极接头34与漏极区22电连接。栅极接头与栅极区24和25电连接，可以在端接 区16中各自的位置15处拾取，如图1所示，图1表示有源沟槽18和最里面的端接沟槽19 互连，而最外面的端接沟槽31并不与其他任意沟槽互连。屏蔽栅20和21分别在有源沟槽 18中和最里面的端接沟槽19中，它们互连方式与下文所述的图3中的实施例相同，并且同 样地，在第三维度上电连接到源极金属38(图中没有表示出）。
[0035] 栅极区24大致对称地设置在有源栅极沟槽18中，相同厚度的栅极电介质层在栅 极区24的两边上，使其与本体区27绝缘，与栅极区24不同，栅极区25非对称地设置在沟 槽19中，第一电介质层与有源栅极电介质层厚度相同，第一电介质层使栅极区25与栅极区 25附近的本体区27绝缘，第二电介质层的厚度比有源栅极电介质层27'厚得多，第二电介 质层使栅极区25与栅极区25附近的本体掺杂区27'绝缘。栅极区25的剖面面积是不对 称的，而且/或者比有源栅极区24的剖面面积小。最里面的端接沟槽19中的不对称栅极 区25的好处是，有源栅极沟槽18和最里面的端接沟槽19之间的最后一个有源晶体管台面 结构的特性与其他的有源晶体管台面结构区相同，这正是由于在最里面的端接沟槽19中 存在栅极区25 ;可以调节使端接沟槽19中的栅极区25绝缘的较厚的绝缘层，使电场42的 分布达到最优，从而获得最大的击穿电压。这可以与图3所示的半导体器件110相比拟。
[0036] 参见图2A和3,半导体器件110包括一个在有源区中的晶体管118,晶体管118与 晶体管18基本相同。端接区116包括端接沟槽121和131。如图3所示，最后的有源晶体管 台面结构在栅极124附近，仅仅具有一个通道。由于沟槽121中不存在栅极，端接沟槽121 附近的晶体管台面结构的边上没有建立通道，因此图3中的最后一个有源晶体管台面结构 与有源区中的其他有源晶体管台面结构的特性不同，导致器件很早被击穿。基于以上原因， 这是我们所不希望发生的事情。通过细致调节将栅极区25与端接区16中的半导体台面结 构分开的氧化物的厚度，可以调节图2A中的电场42与图3中的电场142大致相同，从而使 不对称的栅极区25不会影响端接区16的性能。
[0037] 图2B表示依据本发明的另一个实施例。图2B中的器件除了在整个端接区中除去 衬底顶部，使端接区中衬底顶面至少凹向栅极区25的底部之外，其他都与图2A大致相同。 由于已经除去了图2A中的源极和本体掺杂区23'和27'，因此沉积在沟槽31中的导电材料 32,电连接到端接区中的衬底。
[0038] 参见图2A、2B和3,器件10的另一优势在于，可以利用多个与器件110相同的制 备工艺来制备器件10,区别仅是衬底图案的不同，在现有已知的方法中，仅使用5个掩膜， 而不是6个掩膜。如图4所示，最开始时，通过在衬底12上沉积形成器件10,利用标准的 沉积技术，制备氧化层46、氮化层48以及ΟΝΟ堆栈44的氧化层50。如图所示，通过热氧化 或化学气相沉积（CVD)制备的氧化层46的厚度为1〇〇Α至500Α，通常取200Α:通过LPCVD 或等离子体增强的化学气相沉积（PECVD)制备的氮化层的厚度为500Α.个:3000Α,通常取 1800Α。通过LPCVD或等离子体增强的化学气相沉积（PECVD)制备的氧化层50的厚度为 1000Α至10000Α,通常取6000Α,.然后，沉积0Ν0堆栈44,形成相同的图案，通过标准的制 图和刻蚀工艺，形成多个开口 51、52和53,使衬底12的表面54裸露出来，如图5所示。
[0039] 制备开口 51、52和53之后，可以选择进行刻蚀工艺，通常采用各向异性的干刻蚀， 包括反应离子刻蚀RIE(Reactiveionetching)形成沟槽55、56和57,分别从开口 51、52 和53开始延伸，终止在表面58、59和60,沟槽深度分别为0. 5微米至4微米，通常取1微 米，如图6所示。形成沟槽55、56和57之后，通过热氧化或LPCVD，分别形成衬垫氧化物61、 62和63,厚度约为50A至500A，通常取250A,如图7所示。通过LPCVD或PECVD沉积以 及后续的各向异性干刻蚀，氮化物垫片64、65和66分别形成在沟槽55、56和57侧壁上的 每个衬垫氧化物61、62和63上方，厚度为SQ〇A至:前_臭，通常取错00A。每个氮化物垫片 64、65和66都从氧化层50开始，朝着衬底12延伸。
[0040] 形成氮化物垫片64、65和66之后，可以选择进行刻蚀工艺，通常选用各向异性干 刻蚀，制备沟槽67、68和69。沟槽67、68和69分别从氮化物垫片64、65和66开始延伸，分 别终止在表面70、71和72,沟槽深度为0. 5微米至8微米，通常取3微米，如图8所示。氮 化物垫片64、65和66构成一个刻蚀阻挡层，以限定每个沟槽67、68和69的宽度，所测量的 宽度平行于直线73。制备沟槽67、68和69之后，利用热工艺，在沟槽67、68和69未被氮化 物垫片64、65和66覆盖的侧壁上的衬底12的区域74、75和76中，进行氧化物生长，如图9 所示。氧化物74、75和76的厚度约为500A至10000A,通常取5000A。氧化区74、75和 76可以利用标准的湿氧化制备。制成氧化区74、75和76之后，裸露出氮化物垫片64、65和 66,进行传统的湿刻蚀，并除去，保留沟槽77、78和79,如图10所示。
[0041] 沉积一个重掺杂多晶硅层80,例如原位磷掺杂多晶硅1，例如通过CVD，覆盖氧化 层50,并填充在沟槽77、78和79中，其厚度为40;Q〇:A至15000A,通常取8:〇〇βΑ,如图11 所示。利用可选的刻蚀工艺（例如标准的多晶硅干回刻工艺），除去多晶硅层80的顶部，保 留多晶娃插头81、82和83,每个多晶娃插头都分别在末端被氧化区74、75和76中