用于纳米管mosfet的端接设计的制作方法

用于纳米管mosfet的端接设计的制作方法
【技术领域】
[0001]本发明主要关于半导体功率器件。更确切地说是关于交替掺杂纳米管的结构和配置方法，以便利用简便的制备工艺，制备具有改良的击穿电压和显著降低的电阻的可灵活扩展的电荷平衡的半导体功率器件。
【背景技术】
[0002]半导体器件包括金属氧化物半导体场效应晶体管(MOSFET)器件，而带有垂直超级结这一结构的功率半导体器件，其电学性能已为人们所熟知，并且在多项专利文件或其他公开文献中都有相关论述。这些公开的专利文件譬如包括:美国专利号US5438215、US5216275、US4754310、US6828631等等。此外撰稿人FUJIHIRA还在《半导体超级结器件理论》(载于《日本应用物理快报》1979年10月第36卷23S-241页)一文中提出了垂直超级结器件的结构。确切地说，图1C表示FUJIHIRA提出的垂直沟槽MOSFET超级结器件(FUJIHIRA文章中的图2A)。FUJIHIRA还在美国专利号US6097063中提出了一种具有漂流区的垂直半导体器件，如果器件处于导通模式，则漂移电流流动，如果器件处于断开模式，则漂移电流耗尽。漂流区作为具有多个第一导电类型分立的漂流区以及多个第二导电类型的间隔区，其中每个间隔区都平行位于邻近的漂流区之中，从而可以分别形成P-N结。在美国专利号US6608350中，提出了一种配有电介质材料层填充沟槽的垂直超级结器件。然而，如下文所阐述的那样，这些超级结器件的结构和工作性能仍然遇到许多技术局限，从而限制了这些器件的广泛实际应用。
[0003]确切地说，传统的制备工艺和器件结构用低串联电阻进一步降低击穿电压，包括配有超级结这一结构的器件，仍然面临制造困难。传统的高功率器件通常需要多个耗时、复杂、昂贵的制备工艺才能制成结构，限制了高压半导体功率器件的实际应用和用途。更确切地说，制备高压功率器件的某些工艺非常复杂，产量和产率都很低。
[0004]与传统技术相比，超级结技术具有不需要过度增加漏极源极间的电阻RDS0N，就能获得较高击穿电压(BV)的优势。对于标准的功率晶体管晶胞来说，击穿电压很大程度上取决于晶片的低掺杂的漂流层。因此，漂流层具有较大的厚度和相对较低的掺杂浓度，可以获得较高的额定电压。然而这也将大幅提高RDS0N电阻的效果。在传统的功率器件中，电阻RDS0N具有以下函数关系:RDS0N ^ BV2.5。
[0005]与之相比，具有超级结这一结构的器件配置电荷平衡漂流区。则电阻RDS0N与击穿电压具有理想的函数关系，表示为:RDS0N BV。
[0006]对于高压应用来说，必须通过设计和制备具有超级结结构的半导体功率器件，改善器件性能，以降低电阻RDS0N，获得高击穿电压。靠近漂流区中通道的区域具有相反的导电类型。漂流区可以相对重掺杂，只要用类似相反导电类型的掺杂物掺杂靠近通道的区域即可。在断开状态时，两个区域的电荷平衡，使漂流区耗尽，可以承受高电压。这称为超级结效应。在接通状态时，由于掺杂浓度较高，因此漂流区具有较低的电阻RDS0N。研究表明lE12/cm2的区域掺杂浓度对于超级结器件的漂流区来说最佳。
[0007]然而，传统的超级结技术用于制备功率器件时，仍然具有技术局限和困难。另外这些器件的结构特点和制备工艺不利于低压至高压应用的扩展性。换言之，一些方法用于较高额定电压的话，成本过高而且/或者过于冗长。而且，在原有技术的器件中，难以制备超级结区域的薄垂直通道。下文将进一步讨论，这些通过各种制备方法制成的具有不同结构特点的传统器件，每种都有局限和困难，阻碍这些器件在市场上的实际应用。
[0008]高压应用的半导体功率器件结构有三种基本类型。对于未引入电荷平衡功能特点的标准的VDM0S，第一种类型包括利用如图1A所示的标准结构制成的器件。基于上述原因，根据这种类型器件的ι-ν性能测量和模拟分析的进一步确认，它没有增大到超过性能一维理论图(即Johnson极限)的击穿电压。带有该结构的器件由于具有很低的漏极漂流区掺杂浓度，通常具有比较高的导通电阻，以满足高击穿电压的要求。如果为了降低器件的导通电阻RDS0N，这种类型的器件通常需要具备很大的晶片尺寸。尽管该器件拥有简便的制备工艺和很低的制造成本等优势，但是在标准封装中并不适用于高电流低电阻应用，其主要不足在于:晶片成本价格昂贵(因为每片晶圆上的晶片或芯片过少)，不太可能在标准认可的封装中容纳较大的晶片。
[0009]第二种类型的器件包括具有二维电荷平衡的结构，为指定电阻获得高于Johnson极限的击穿电压，或者为指定击穿电压获得低于Johnson极限的比电阻(RDS0N *面积产品)。该类型的器件结构通常称为具有超级结技术的器件。在超级结结构中，电荷平衡沿着与垂直器件的漂流漏极区中电流流动相平行的方向，根据氧化物旁路器件中配置的PN结或用场板技术，使器件获得较高的击穿电压。第三种类型的器件包括三维电荷平衡，水平和垂直方向上都发生耦合。由于本发明的目的在于改善用超级结技术配置的器件结构和制备工艺，以获得二维电荷平衡，因此下文将讨论带有超级结器件的局限和困难。
[0010]图1B表示超级结器件的剖面图，通过增大漂流区中的漏极掺杂浓度，同时保持特定的击穿电压，降低器件的比电阻(Rsp，电阻乘以有源区面积)。通过形成在漏极中的P-型垂直立柱获得电荷平衡，导致高压下漏极的横向完全耗尽，从而在N+衬底处夹断并保护通道不受高压漏极影响。譬如欧洲专利0053854(1982)、美国专利号US4754310中的图13以及美国专利号US5216275提出了这种技术。在上述文件中，垂直超级结是作为N和P型掺杂物的垂直立柱。在垂直DM0S器件中，通过侧壁垂直结构，获得垂直电荷平衡，构成掺杂立柱中的一个，如图所示。除掺杂立柱之外，可配置了掺杂浮动岛，以增大击穿电压或降低电阻，如同美国专利号US4134123和美国专利号US6037632所述的那样。这种超级结器件结构仍然依靠P-区的耗尽保护栅极/通道不受漏极的影响。浮动岛的结构受到电荷储存和开关问题的技术困难等局限。要制备交替导电类型的垂直立柱非常困难，尤其是当立柱很深并且/或者立柱宽度比较小时。对于超级结的这种类型的器件来说，由于方法需要多个步骤，而且部分步骤非常缓慢、产量很低，因此制备方法通常很复杂、昂贵，需要很长的处理时间。
[0011]另外，对于垂直超级结器件(VSJD)来说，制备工艺在刻蚀或填充沟槽方面很困难。主要问题包括需要用外延层填充沟槽，在利用外延层填充沟槽时需要避免覆盖着沟槽侧壁的外延层在于沟槽的中心位置进行合并的交界面处产生空洞。在附图1D(美国专利号US6608350)中表示材料填满缝隙时(图1D)，当侧壁大约呈90°时会产生空洞而导致的缝隙填充困难。另外，电荷平衡和击穿电压对于沟槽的侧壁角度非常敏感。根据传统方法的工艺，多个外延及硼元素注入物，造成较宽的P立柱和N立柱，降低器件性能。这些制造工艺也提高了制造成本。基于上述原因，传统的结构和制备方法受到缓慢、昂贵的制造工艺限制，对于广泛应用来说并不经济。
[0012]因此，必须在功率半导体设计和制造领域中提出制造功率器件的新型器件结构和制造方法，以解决上述困难和局限。

【发明内容】

[0013]先行声明，本申请是于2012年8月26日递交的美国专利申请号为US13/594，837的待决美国申请案的部分连续申请(CIP)，上述申请案为2011年3月31日递交的美国专利号US13/065，880的连续申请，现美国专利号为US8263482，是于2008年12月31日递交的美国专利申请号US12/319，164的分案申请。特此引用其全文以作参考。
[0014]因此，本发明的一个方面在于提出一种新型改良的器件结构和制造方法，在漂流区中制备掺杂立柱，用简单、方便的处理工艺实现电荷平衡。通过堆栈多个在刻蚀沟槽中作为纳米管的外延层，实现简化工艺，刻蚀沟槽具有较大的开口，约为5至10微米，被3至5微米的立柱包围。生长不同厚度的外延层，从1微米以下至几微米，带有交替的N和P型掺杂物构成纳米管，用小于特定填充工艺设置的宽度(多数情况下为1微米或1微米以下)的中心缝隙，填充沟槽。然后，用缝隙填充层填充中心缝隙，缝隙填充层可以是绝缘的，例如热生长氧化物、沉积氧化物、沉积电介质材料或本征生长或沉积硅(最好在沉积的硅之上再生长硅)。缝隙填充电介质层可以具有极其轻掺杂或未掺杂的电介质层。作为示例，缝隙填充的掺杂浓度等于或小于邻近纳米管掺杂浓度的10%。剩余缝隙作为纳米管填充，但是很难准确地制备，并且可能无法实现电荷平衡。因此，必须配置一种更加灵活的缝隙填充。简化制备工艺，利用标准的工艺模块和设备，即可方便地进行大多数标准制备工艺。从而解决上述技术困难与局限。
[0015]确切地说，本发明的一个方面在于提出了一种新型的改良的器件结构和制造方法，在几乎垂直的沟槽中制备多个交替导电类型的纳米管，在沟槽刻蚀和外延填充之前先用原始的外延层掺杂。并调节纳米管和立柱的掺杂浓度，以此来实现电荷平衡。而多个纳米管具有2E12/cm2 (可以看作两半，每半为lE12/cm2) /纳米管的区域掺杂浓度，以优化电荷平衡。多个纳米管作为小区域中的通道(N-型掺杂纳米管作为N-型器件的导电通道)，以形成低Rdson的半导体功率器件。
[0016]本发明的另一方面在于提出了一种新型改良的器件结构和制造方法，在垂直的沟槽中制备多个交替导电类型的纳米管，纳米管厚度约为1微米以下至几微米。作为示例，每个沟槽都可以容纳5至20个导电通道(纳米管)。与一个导电通道超级结功率器件的传统结构相比，本发明的纳米管结构的电阻可以比传统的超级结器件的电阻降低5至10倍。
[0017]本发明的另一方面在于提出了一种新型改良的器件结构和制造方法，通过刻蚀带有相当大的倾斜角(倾斜角根据垂直线确定)侧壁的沟槽，在垂直的沟槽中制备多个交替导电类型的纳米管。硅沟槽常用的倾斜角约为1° (如果相对于沟槽底部平面测量，角度则应当为89° )。作为示例，倾斜角可以为5°至1°，不会明显降低功率半导体器件的性能。
[0018]可以从沟槽底部开始向表面增大沟槽的宽度；可以有多个沟槽宽度(沟槽阶梯宽度变化约为0.5至2微米)，因此可以配置不同宽度的立柱，使填充更加简便。
[0019]由于利用极其轻掺杂的起始材料可以灵活调节电荷平衡，因此可以使用很大的倾斜角，刻蚀大沟槽，形成立柱，并且调节纳米管的掺杂浓度，无需严格要求沟槽侧壁的角度。由于立柱为轻掺杂，只对电荷平衡产生很小的影响，因此立柱的不同宽度将不会显著影响电荷平衡。而且由于管在生长，无论倾斜角如何变化，每个纳米管的厚度都保持一致。因此，可以实现一种更加方便、经济的制备工艺。
[0020]本发明的另一方面在于提出了一种新型改良的器件结构和制造方法，在垂直的沟槽中制备多个交替导电类型的纳米管，作为导电通道获得电荷平衡。可以配置上述基本超级结结构，以制备多种不同类型的垂直器件，包括但不限于M0SFET、双极结型晶体管(BJT)、二极管、结型场效应晶体管(JFET)、绝缘栅双极晶体管(IGBT)等器件。
[0021]本发明的较佳实施例中主要提出了一种半导体功率器件，沉积在含有多个沟槽的半导体衬底中。每个沟槽都用多个交替导电类型的外延层填充，构成用作导电通道的纳米管，从而堆栈成是沿侧壁方向延伸的层，绝缘层填充每个沟槽中的合并缝隙。在一个典型实施例中，纳米管之间的多个沟槽合并缝隙基本沉积在沟槽中心处，沟槽中心被立柱隔开，每个立柱的宽度约为沟槽宽度的一半至1/3。
[0022]在另一个典型实施例中，多个沟槽中的每个沟槽都具有10微米左右的宽度，通过立柱与周围的沟槽隔开，周围沟槽的宽度约为3至5微米。在另一个典型实施例中，多个沟槽中的每个沟槽都具有10微米左右的宽度，并用交替导电类型的外延层填充，构成纳米管，纳米管的层厚约为0.2至2微米。在一个典型