制造后段制程中间层结构的方法
【技术领域】
[0001]本申请涉及促进集成电路的制造的方法，且更特别的是，涉及改善金属填料及集成电路的互连层的金属电阻均匀性的方法。
【背景技术】
[0002]随着半导体集成电路的密度持续增加以及电路元件的对应尺寸减少，制造良率及装置效能的问题也不断出现。例如，随着后段制程(BE0L)互连结构中的金属填料导孔及/或沟槽之间的间距持续减少，金属填料的问题开始出现或变得更明显，这有部分归因于结构的较高所欲纵横比(aspect rat1)。此外，随着电路尺寸减少，效能可受到例如互连层之间的互连电阻-电容(RC)延迟所主宰。因此，亟须增强的互连件及增强的中间层结构以及制造方法。
【发明内容】
[0003]本申请克服先前技术的缺点，以及提供额外的优点，在一态样中，通过提供一种制造中间层结构的方法，其包含:在基板结构之上提供未固化绝缘层；于该未固化绝缘层上方形成能量移除膜(energy removal film);形成穿过该能量移除膜且至少部分延伸进入该未固化绝缘层的至少一个开口；以及施加能量以固化该未固化绝缘层而建立固化绝缘层，以及使该能量移除膜部分分解而建立缩减能量移除膜于该固化绝缘层上方，该中间层结构包含该固化绝缘层，以及该施加能量步骤减少该至少一个开口的纵横比。
[0004]透过本申请的技术可实现额外的特征及优点。在此详述本申请的其他具体实施例和态样并视为本申请的一部分。
【附图说明】
[0005]特别指出和清楚主张本申请的一或更多态样作为在本专利说明书结论的权利要求书的实施例。由以下结合附图的详细说明可明白本申请以上及其他的目标、特征及优点。
[0006]图1A的部分剖面正视图是根据本申请的一或更多态样图示的一个结构具体实施例，其包含金属层，并且在一制程期间得到；
[0007]图1B根据本申请的一或更多态样图示在提供保护性硬掩膜(mask)层于图1A的结构上方之后的结构；
[0008]图1C根据本申请的一或更多态样图示在设置包含生孔剂(porogen)的未固化绝缘层于图1B的结构上方之后的结构；
[0009]图1D根据本申请的一或更多态样图示在设置能量移除膜(ERF)及多个保护层于图1C的结构上方之后的结构；
[0010]图1E根据本申请的一或更多态样图示在图案化及蚀刻图1D的结构、移除该等保护层中的一者、以及形成穿过该能量移除膜及延伸进入该未固化绝缘层的一或更多开口之后的结构；
[0011]图1F根据本申请的一或更多态样图示在移除在图1E的结构上方的任何剩余保护层之后的结构；
[0012]图1G根据本申请的一或更多态样图示在施加能量至图1F的结构以使该未固化绝缘层固化以及使该能量移除膜部分分解以减少结构内的一或更多开口的纵横比之后的结构；
[0013]图1H根据本申请的一或更多态样图示在用导电材料溢注该一或更多开口之后的图1G的结构；
[0014]图1I根据本申请的一或更多态样图示在使用缩减能量移除膜作为蚀刻中止物来平坦化该导电材料之后的图1H的结构；
[0015]图1J根据本申请的一或更多态样图示在提供另一金属层于图1I的结构上方之后的结构，其中，所述传导结构部分提供该另一金属层与底下金属层之间的电连接；以及
[0016]图2根据本申请的一或更多态样图示用于制造中间层结构的一方法实施例。
[0017]符号说明
[0018]100结构
[0019]102基板
[0020]104装置层
[0021]106金属层
[0022]108保护性硬掩膜层
[0023]110绝缘层
[0024]110’固化绝缘层
[0025]111生孔剂
[0026]111’孔洞
[0027]112能量移除膜(ERF)
[0028]112’缩减能量移除膜
[0029]114金属硬掩膜层
[0030]115中间层结构
[0031]116电介质材料硬掩膜层
[0032]119沟槽
[0033]120开口
[0034]121导孔
[0035]122衬里
[0036]124传导结构
[0037]126金属层
[0038]200，210，220，230，240，250，260 步骤。
【具体实施方式】
[0039]以下用图示于附图的非限定性实施例更详细地解释本申请的数个态样及其一些特征、优点及细节。省略习知材料、制造工具、加工技术等等的描述以免混淆本申请的细节。不过，应了解，尽管实施方式及特定实施例指出本申请的数个态样，然而它们皆仅供图解说明而不是用来限制。本领域技术人员显然由本揭示内容可明白在本申请概念的精神及/或范畴内有各种取代、修改、附加及/或配置。
[0040]在半导体技术中，根据通常表明为最小特征尺寸的特殊技术节点，可形成集成电路于半导体基板上。该最小特征尺寸在集成电路的后段制程(BE0L)加工期间，规定提供例如多层互连(例如多层铜互连，包括垂直互连导孔及水平互连金属线路)的间隔。随着技术节点持续缩减特征尺寸，制造良率及装置效能的问题跟着攀升。例如，缩减的特征尺寸可能造成间距要求垂直互连件具有高纵横比，导致在制造期间的金属填料问题。此外，电阻-电容(RC)互连延迟随着特征尺寸减小而变得更明显。高RC延迟可能部分为在互连件形成期间反应性离子蚀刻或湿蚀刻损坏中间层电介质的结果，这可能导致所制作出的集成电路的效能降级。此外，例如，由于铜互连件对于中间层电介质材料(例如，低k材料或超低k材料)有研磨选择性，以致金属电阻及金属不均匀性可能造成问题。
[0041]有利的是，本文所提供的中间层及互连件制程是藉由限制电阻不均匀性来改善电阻特性，以及藉由减少蚀刻及平坦化对于中间层材料的损伤来改善互连电阻-电容(RC)效能。有利的是，揭示于本文的制程也将使用于后段制程互连件加工的导孔开口与沟槽开口的纵横比(AR)予以减小，随着最小特征尺寸变窄，可增强金属填料制程，由此改善所形成的集成电路结构的良率及减少缺陷。所提出的制造加工法会改善芯片封装件相互作用(CPI)，这是藉由减少互连件应力，改善可靠性效能，而且可应用于任何技术节点，例如，可应用于包括28纳米(nm)以下的技术节点。
[0042]一般来说，在一态样中，本文所提供的是一种制造中间层结构的方法，其包含:在基板结构之上提供未固化绝缘层；于该未固化能量层上方形成能量移除膜；形成穿过该能量移除膜且至少部分延伸进入该未固化绝缘层的至少一个开口 ；以及施加能量以固化该未固化绝缘层，从而建立固化绝缘层，以及使该能量移除膜部分分解，从而于该固化绝缘层上方建立缩减能量移除膜，该中间层结构包含该固化绝缘层以及该施加能量步骤减少该至少一个开口的纵横比。
[0043]在一实施例中，该绝缘层，特别是该固化绝缘层，具有例如2.7或以下的有效