具有最小时钟偏移的单片式三维(3d)触发器以及相关的系统和方法
【专利说明】具有最小时钟偏移的单片式三维(3D)触发器以及相关的系统和方法
[0001]优先申请
[0002]本申请要求享有于2013年7月16日提交的、名称为“MONOLITHIC THREEDIMENS1NAL (3D) SCAN D-FLOP DESIGN WITH MINIMAL CLOCK SKEW”的美国临时专利申请序列号N0.61/846，652的优先权，故以引用方式将其全部内容并入本文中。
[0003]本申请还要求享有于2013年8月28日提交的、名称为“MONOLITHIC THREEDIMENS1NAL(3D)FLIP-FLOPS WITH MINIMAL CLOCK SKEW AND RELATED SYSTEMS ANDMET0H0DS”的美国专利申请序列号N0.14/012,445的优先权，故以引用方式将其全部内容并入本文中。
技术领域
[0004]概括地说，本公开内容的技术涉及单片式三维(3D)集成电路(IC) (3DIC)。
【背景技术】
[0005]移动通信设备在当前社会已经变得常见。现在在这些设备上所实现的许多功能部分地驱使了这些移动设备的流行。对于这样的功能的需求增加了处理能力要求，并且产生了对于更加强大的电池的需求。在移动通信设备的外壳的有限空间内，电池与处理电路进行竞争。该有限的空间对电路内的部件以及功率消耗的持续小型化造成压力。尽管在移动通信设备的集成电路(1C)中已经特别关注小型化，但是在其它设备中的1C的小型化方面也进行了努力。
[0006]以往，一直将1C内的元件全部置于单个二维有源层中，其中元件通过也在1C内的一个或多个金属层而互连。在小型化方面的努力在二维空间上已经达到了它们的极限，因此设计思路已经转移到三个维度。尽管已经有通过1C适当地方之外的单独的一组金属层来连接两个或更多个1C的努力，但是此解决方案适当地说并非是三维(3D)方案。同样地，两个1C芯片已经一个堆叠在另一个之上，其中通过焊接凸块(即，所谓的“倒装芯片”的格式)在该两个1C芯片之间建立连接。同样地，存在系统级封装(SIP)解决方案，SIP解决方案将1C芯片堆叠在彼此之上，其中利用硅通孔(TSV)在芯片之间建立连接。尽管可以说倒装芯片实施方案和TSV实施方案表示3D解决方案，但是实现倒装芯片所需要的空间量依然较大。同样地，相对于芯片的总体尺寸而言，实施TSV所需要的空间变得空间受限。
[0007]响应于在实现满足小型化目标的小1C上的困难，行业已经引入了单片式三维IC(3DIC)。单片式3DIC的出现在电路设计上已经提供了许多有趣的可能性，但是也造成了其自身设计问题。具体而言，3DIC的层或者层级之间的工艺变化可能会导致具有非常大的3个标准差(3-sigma)扩展的不可接受的时钟偏移。当将这种偏移的时钟信号应用于触发器时，该时钟偏移可能会导致不可接受的建立时间、保持时间或者时钟至q(cl0ck-t0-q)裕量。自动地进行芯片布局设计的软件可能会进一步加剧工艺变化所引入的偏移。
【发明内容】
[0008]【具体实施方式】中所公开的实施例包括具有最小时钟偏移的单片式三维(3D)触发器以及相关的系统和方法。本公开内容提供了一种3D集成电路(IC) (3DIC)，该3DIC具有散布跨越该3DIC的至少两个层级的触发器。触发器跨越层级分离开，其中晶体管以这样一种方式来划分:使得所有与时钟有关的器件都位于同一层级，因而潜在地给出较好的建立、保持以及时钟至q裕量。具体而言，3DIC的第一层级具有主锁存器、从锁存器和时钟电路。第二层级具有输入电路和输出电路。通过将触发器中的要求最小采样窗口的元件放置在单个层级中，这些元件中的每个元件都经历了相同的制造工艺，因此使得相同层级中的元件之间的工艺变化最小化。尽管层级之间的工艺变化可能依然存在，但是对于与时钟有关的器件中的每个器件而言减小了工艺变化。通过减小或者消除在与时钟有关的元件之间的工艺变化，对于每个元件而言时钟偏移是一致的并且能够很容易地解决。
[0009]就这点而言，在一个实施例中提供了一种3D触发器。该3D触发器包括被设置在3DIC的第一层级中的主锁存器，该主锁存器被配置为接收输入和时钟输入，该主锁存器被配置为提供主锁存器输出。该3D触发器还包括被设置在3DIC的第一层级中的从锁存器，该从锁存器被配置为提供3DIC触发器输出。该3D触发器还包括被配置为提供时钟输入的时钟电路，该时钟电路被设置在3DIC的第一层级中。该3D触发器还包括被配置为向主锁存器提供数据输入的数据输入电路，该数据输入电路被设置在3DIC的与第一层级不同的第二层级中。
[0010]就这点而言，在一个实施例中提供了一种3D触发器。该3D触发器包括用于接收输入和时钟输入的主单元，该主单元被配置为提供主锁存器输出，该主单元被设置在3DIC的第一层级中。该3D触发器还包括用于提供3DIC触发器输出的从单元，该从单元被设置在3DIC的第一层级中。该3D触发器还包括用于提供时钟输入的时钟单元，该时钟单元被设置在3DIC的第一层级中。该3D触发器还包括被配置为向主单元提供数据输入的数据输入电路，该数据输入电路被设置在3DIC的与第一层级不同的第二层级中。
[0011]就这点而言，在另一个实施例中公开了一种设计触发器的方法。该方法包括在3DIC的第一层级中设置主锁存器、从锁存器以及时钟电路。该方法还包括在3DIC的与第一层级不同的第二层级中设置数据输入电路。
【附图说明】
[0012]图1是示例性的三维(3D)集成电路(IC) (3DIC)的透视图；
[0013]图2是示例性的传统扫描D-触发器电路的框图；
[0014]图3是突出了扫描D-触发器电路内的本公开内容的示例性概念的框图；
[0015]图4是并入有图3的示例性D-触发器的3DIC的简化分解透视图；
[0016]图5是并入有根据本公开内容的示例性实施例的扫描D-触发器的示例性3DIC ;
[0017]图6是示出了可以用于对根据本公开内容的示例性实施例的触发器进行设计的设计过程的流程图；以及
[0018]图7是可以包括图3至图5的扫描D-触发器的示例性的基于处理器的系统的框图。
【具体实施方式】
[0019]现在参考附图，描述了本公开内容的若干示例性实施例。本文使用词语“示例性的”来表示“用作实例、示例或者例证”。本文被描述为“示例性的”的任何实施例不一定被解释为相对于其它实施例是优选的或者有利的。
[0020]【具体实施方式】中所公开的实施例包括具有最小时钟偏移的单片式三维(3D)触发器以及相关的系统和方法。本公开内容提供了一种3D集成电路(IC) (3DIC)，该3DIC具有散布跨越该3DIC的至少两个层级的触发器。触发器跨越层级分离开，其中晶体管以这样一种方式来划分:使得所有与时钟有关的器件都位于同一层级，因而潜在地给出较好的建立、保持以及时钟至q裕量。具体而言，3DIC的第一层级具有主锁存器、从锁存器和时钟电路。第二层级具有输入电路和输出电路。通过将触发器中的要求最小采样窗口的元件放置在单个层级中，这些元件中的每个元件都经历了相同的制造工艺，因此使得相同层级中的元件之间的工艺变化最小化。尽管层级之间的工艺变化可能依然存在，但是对于与时钟有关的器件中的每个器件而言减小了工艺变化。通过减小或者消除在与时钟有关的元件之间的工艺变化，对于每个元件而言时钟偏移是一致的并且能够很容易地解决。
[0021]就这点而言，图1是可以并入有根据本公开内容的触发器的示例性3DIC 10的透视图。3DIC 10具有第一层级12，第一层级12具有其中设置有元件的第一有源层14。3DIC10具有与第一层级12不同的、具有第二有源层18的第二层级16，在第二有源层18中设置有元件。第一有源层14和第二有源层18内的元件通过单片式层级间通孔(MIV)20来互连。有关MIV的更多信息，感兴趣的读者请参考Proceedings of the IEEE/ACM AsiaSouth Pacific Design Automat1n Conference 2013 的 681-686 页的、Shreedpad Panth等所著的“High-Density Integrat1n of Funct1nal Modules Using Monolithic 3D-1CTechnology”，其以全文引用的方式并入本文中。可以通过氢切割或者类似的技术来形成3DIC 10。有关示例性的氢切割过程的更多信息，感兴趣的读者请参考于2013年2月12日提交的美国专利申请序列号N0.13/765，080，其以全文引用的方