一种多层低温多晶硅薄膜晶体管（ltps-tft）制造方法
【技术领域】
[0001]本发明涉及晶体管领域，尤其涉及一种多层薄膜晶体管组及其制造方法。
【背景技术】
[0002]随着半导体技术的发展，以及电子消费产品的性能要求，电子器件中电路设计日益复杂，电路中晶体管等元器件的数量不断增多；而另一方面，电子器件的尺寸有不断缩小的需求，使得电路中晶体管数量增多与空间有限的矛盾日益突出。
[0003]新的电子器件需要内部元器件具有更高的空间密度(单位体积的元器件数量)。传统技术中，为了实现更高密度或更紧凑的晶体管电路，一方面着眼于减小晶体管的尺寸，另一方面缩小晶体管之间的距离。然而，这两种方法都对工艺提出了更高的要求，而且减小晶体管的尺寸或缩小晶体管之间的距离都可能对最终的性能以及稳定性产生影响。
[0004]图1为现有技术一种紧密排列的薄膜晶体管组的示意图，包括基底1’，以及同层排列的两个或多个薄膜晶体管2’(虚线框内部分)，薄膜晶体管2’主要由缓冲层3’、低温多晶硅层4’、栅极绝缘层5’、栅极6’、源极7’、漏极8’、层间绝缘层9’、平坦化层10’、多条金属引线等部分组成，多条金属引线包括栅极金属引线111’、源极金属引线112’、漏极金属引线113’。为了薄膜晶体管功能的正常实现以及相邻薄膜晶体管之间互不干扰，薄膜晶体管需要保证一定的器件面积，且不同薄膜晶体管之间不能靠得太近，这就限制了器件的进一步集成。
【发明内容】
[0005]为了克服以上提到的缺陷，本发明实施例提供一种多层薄膜晶体管组，包括基底，以及位于其上方的低温多晶硅薄膜晶体管，薄膜晶体管的层数大于1，上下层叠层排列；
[0006]薄膜晶体管包括缓冲层、低温多晶硅层、栅极绝缘层、栅极、源极、漏极、层间绝缘层、平坦化层，以及多条金属引线；
[0007]层间绝缘层位于缓冲层、低温多晶硅层、栅极绝缘层、栅极、源极、漏极的上方，多条金属引线一端分别连接于源极、漏极，另一端由层间绝缘层上表面引出，层间绝缘层上表面为层间绝缘层背离薄膜晶体管的一侧表面，且多条金属引线具有位于层间绝缘层上表面的部分；
[0008]多条金属引线位于层间绝缘层上表面的部分和栅极遮盖低温多晶硅层。多条金属引线位于层间绝缘层上表面的部分沿着该层间绝缘层的表面延伸引出该薄膜晶体管，或向上延伸穿过其上方的薄膜晶体管。从其上方的薄膜晶体管的层间绝缘层表面引出。
[0009]当所薄膜晶体管为顶栅型，多条金属引线位于层间绝缘层上表面的部分超出低温多晶硅层的边界，且与栅极有重叠。
[0010]当薄膜晶体管为底栅型，低温多晶硅层具有未被源极、漏极遮盖的沟道区，多条金属引线位于层间绝缘层上表面的部分遮盖沟道区。
[0011]本发明实施例还提供一种制备多层薄膜晶体管组的方法，包括:
[0012]制作一薄膜晶体管。薄膜晶体管包括缓冲层、低温多晶硅层、栅极绝缘层、栅极、源极、漏极、层间绝缘层，以及多条金属引线，层间绝缘层位于缓冲层、低温多晶硅层、栅极绝缘层、栅极、源极、漏极的上方;在层间绝缘层对应源极、漏极处刻蚀过孔，在过孔处制作多条金属引线，多条金属引线一端分别连接于源极、漏极，另一端由层间绝缘层上表面引出，层间绝缘层上表面为层间绝缘层背离薄膜晶体管的一侧表面，且多条金属引线具有位于层间绝缘层上表面的部分；
[0013]多条金属引线位于层间绝缘层上表面的部分和栅极遮盖低温多晶硅层。
[0014]在已形成的薄膜晶体管上方，重复以上步骤制作其他薄膜晶体管，薄膜晶体管的层数大于1，上下层叠层排列。
[0015]当制作顶栅型薄膜晶体管时，在层间绝缘层对应栅极、源极、漏极处同时刻蚀过孔，在过孔处制作多条金属引线，多条金属引线一端分别连接于栅极、源极、漏极，另一端由层间绝缘层上表面引出。当制作底栅型薄膜晶体管时，在制作栅极的同时，制作金属引线将栅极沿着栅极所在表面引出，或沿着栅极所在表面引出至低温多晶硅层和源极、漏极的边界之外，并穿过层间绝缘层上表面引出。
[0016]本发明中金属引线的分布设计保证了对上层TFT的半导体层进行激光晶化时，下层TFT的金属引线和金属电极层能够完全遮挡住下层TFT的低温多晶硅层，从而保证下层TFT的低温多晶硅层不会因激光照射而受到损伤。
【附图说明】
[0017]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为现有技术中多层薄膜晶体管组同层排布的示意图；
[0019]图2为顶栅型多层薄膜晶体管组一实施例的叠层排布的示意图；
[0020]图3为图2中的A-A截面图；
[0021]图4为顶栅型多层薄膜晶体管组一实施例中薄膜晶体管层间绝缘层上表面的俯视图；
[0022]图5为顶栅型多层薄膜晶体管组一实施例的另一实施方式中薄膜晶体管层间绝缘层上表面的俯视图；
[0023]图6为顶栅型多层薄膜晶体管组另一实施例中多层薄膜晶体管组叠层排布的示意图；
[0024]图7为图6中的B-B截面图；
[0025]图8为顶栅型多层薄膜晶体管组另一实施例中第一薄膜晶体管层间绝缘层上表面的俯视图；
[0026]图9为顶栅型多层薄膜晶体管组另一实施例中第二薄膜晶体管层间绝缘层上表面的俯视图；
[0027]图10为错位顶栅型多层薄膜晶体管组的结构示意图；
[0028]图11为底栅型多层薄膜晶体管组一实施例的叠层排布的示意图；
[0029]图12为图11中的C-C截面图；
[0030]图13为底栅型多层薄膜晶体管组另一实施例中多层薄膜晶体管组叠层排布的示意图；
[0031]图14为图13中的D-D截面图；
[0032]图15为底栅型多层薄膜晶体管组中栅极层的另一种引出方式示意图；
[0033]图16为错位底栅型多层薄膜晶体管组的结构示意图；
[0034]图17为制作顶栅型多层薄膜晶体管组的第一步骤；
[0035]图18为制作顶栅型多层薄膜晶体管组的第二步骤；
[0036]图19为制作顶栅型多层薄膜晶体管组的第三步骤；
[0037]图20为制作顶栅型多层薄膜晶体管组的第四步骤；
[0038]图21为制作顶栅型多层薄膜晶体管组的第五步骤；
[0039]图22为制作底栅型多层薄膜晶体管组的第一步骤；
[0040]图23为制作底栅型多层薄膜晶体管组的第二步骤；
[0041]图24为制作底栅型多层薄膜晶体管组的第三步骤；
[0042]图25为制作底栅型多层薄膜晶体管组的第四步骤；
[0043]图26为制作底栅型多层薄膜晶体管组的第五步骤；
【具体实施方式】
[0044]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0045]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0046]本发明实施例提供了一种顶栅型多层薄膜晶体管组，如图2?图5所示。图2为顶栅型多层薄膜晶体管组的叠层排布的示意图，多层薄膜晶体管组包括基底1与形成在基底1上方的两层顶栅型低温多晶硅薄膜晶体管10与20，下层薄膜晶体管10与上层薄膜晶体管20在垂直方向重叠。在本发明实施例的其他实施方式中，多层薄膜晶体管组的薄膜晶体管层数不限于2层，也可以为大于2的任一层数。
[0047]如图2所示，多层薄膜晶体管组中的薄膜晶体管10包括缓冲层12、低温多晶硅层13、栅极绝缘层14、栅极15、源极16、漏极17、层间绝缘层18，以及栅极金属引线191、源极金属引线192、漏极金属引线193。层间绝缘层18位于薄膜晶体管10的缓冲层12、低温多晶硅层13、栅极绝缘层14、栅极15、源极16、漏极17的上方，平坦化层11位于层间绝缘层18的上方。制作平坦化层11的目的是将其作为上层薄膜晶体管的基底，保证此基底的平坦程度，提高制作精度，减小上层薄膜晶体管的工艺误差。在本发明实施例中的其他实施方式中，也可省去平坦化层，从而节省一道掩膜版(Mask)，本发明对此不做限定。
[0048]源极金属引线192、漏极金属引线193的一端分别连接于薄膜晶体管的源极16、漏极17，另一端穿过层间绝缘层18，延伸至层间绝缘层18的