用于解决电迁移的布局构造
【专利说明】用于解决电迁移的布局构造
[0001]相关申请的交叉引用
[0002]本申请要求于2013年8月23日提交的题为“LAYOUT CONSTRUCT1N FORADDRESSING ELECTR0MIGRAT10N(用于解决电迀移的布局构造)”的美国非临时申请S/N.13/975，074的优先权，其通过援引全部明确纳入于此。
[0003]背景
[0004]领域
[0005]本公开一般涉及布局构造，尤其涉及用于解决互补金属氧化物半导体(CMOS)器件中的电迀移(EM)的布局构造。
【背景技术】
[0006]EM是因导电电子与漫射金属原子之间的动量传递而引起的离子在导体中的渐进式运动。EM可导致连接的最终丢失或者集成电路(1C)的故障，并由此降低1C的可靠性。相应地，需要布局CMOS器件以便解决EM的方法。进一步，需要具有用于解决EM的布局构造的CMOS器件。
[0007]概述
[0008]在本公开的一方面，提供了一种CMOS器件，该CMOS器件包括各自具有ρ型金属氧化物半导体(PM0S)漏极的多个PM0S晶体管以及各自具有η型金属氧化物半导体(NM0S)漏极的多个匪0S晶体管。该CMOS器件包括在一互连层面上将这些PM0S漏极的第一 PM0S漏极子集连接在一起的第一互连。该CMOS器件进一步包括在该互连层面上将这些PM0S漏极的第二 PM0S漏极子集连接在一起的第二互连。第二 PM0S漏极子集不同于第一 PM0S漏极子集。第一互连和第二互连在第一互连层面上断开。该CMOS器件进一步包括在该互连层面上将这些NM0S漏极的第一 NM0S漏极子集连接在一起的第三互连。该CMOS器件进一步包括在该互连层面上将这些匪0S漏极的第二 NM0S漏极子集连接在一起的第四互连。第二 NM0S漏极子集不同于第一匪0S漏极子集。第三互连和第四互连在该互连层面上断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。
[0009]在本公开的一方面，提供了一种布局CMOS器件的方法，该CMOS器件包括各自具有PM0S漏极的多个PM0S晶体管以及各自具有NM0S漏极的多个NM0S晶体管。在一互连层面上将第一 PM0S漏极子集与第一互连互连。在该互连层面上将第二 PM0S漏极子集与第二互连互连。第二 PM0S漏极子集在该互连层面上与第一 PM0S漏极子集断开。在该互连层面上将第一W0S漏极子集与第三互连互连。在该互连层面上将第二匪0S漏极子集与第四互连互连。第二 NM0S漏极子集在该互连层面上与第一 NM0S漏极子集断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。
[0010]在本公开的一方面中，提供了一种操作CMOS器件的方法，该CMOS器件包括各自具有PM0S漏极的多个PM0S晶体管以及各自具有NM0S漏极的多个NM0S晶体管。第一电流从在一互连层面上与第一互连互连的第一 PM0S漏极子集流动。第二电流从在该互连层面上与第二互连互连的第二 PM0S漏极子集流动。第二 PM0S漏极子集在该互连层面上与第一 PM0S漏极子集断开。第三电流向在该互连层面上与第三互连互连的第一 NMOS漏极子集流动。第四电流向在该互连层面上与第四互连互连的第二 NM0S漏极子集流动。第二 NM0S漏极子集在该互连层面上与第一 NM0S漏极子集断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。在CMOS器件接收到低输入之际，第一电流和第二电流通过至少一个其它互连层面流向CMOS器件的输出。在CMOS器件接收到高输入之际，第三电流和第四电流从CMOS器件的输出通过至少一个其它互连层面流动。
[0011 ]在本公开的一方面，提供了一种CMOS器件，该CMOS器件包括各自具有PM0S漏极的多个PM0S晶体管以及各自具有NM0S漏极的多个NM0S晶体管。该CMOS器件包括在一互连层面上在一长度方向上延伸的第一互连以将这些PM0S漏极连接在一起。该CMOS器件进一步包括在该互连层面上在该长度方向上延伸的第二互连以将这些NM0S漏极连接在一起。该CMOS器件进一步包括在至少一个附加互连层面上将第一互连和第二互连耦合在一起的一组互连。该CMOS器件进一步包括在该互连层面上垂直于该长度方向延伸且与该组互连偏移的第三互连以将第一互连和第二互连连接在一起。
[0012]在本公开的一方面，提供了一种布局CMOS器件的方法，该CMOS器件包括各自具有PM0S漏极的多个PM0S晶体管以及各自具有NM0S漏极的多个NM0S晶体管。PM0S漏极与在一互连层面上在一长度方向上延伸的第一互连互连。NM0S漏极与在该互连层面上在该长度方向上延伸的第二互连互连。第一互连和第二互连与至少一个附加互连层面上的一组互连互连。第一互连和第二互连与在该互连层面上垂直于该长度方向延伸且与该组互连偏移的第三互连互连。
[0013]在本公开的一方面中，提供了一种操作CMOS器件的方法，该CMOS器件包括各自具有PM0S漏极的多个PM0S晶体管以及各自具有NM0S漏极的多个NM0S晶体管。第一电流流经第一互连，第一互连在一长度方向上延伸并且在一互连层面上将PM0S漏极互连。第二电流流经第二互连，第二互连在该长度方向上延伸并且在该互连层面上将NM0S漏极互连。第三电流流经一组互连，该组互连在至少一个附加互连层面上将第一互连与第二互连互连。第四电流流经第三互连，该第三互连垂直于该长度方向延伸、与该组互连偏移、并且在该互连层面上将第一互连和第二互连互连。第五电流流经第四互连，该第四互连在该互连层面上将第一互连和第二互连互连、垂直于该长度方向延伸、并且与该组互连偏移。第三互连和第四互连在该组互连的相对侧上。在CMOS器件接收到低输入之际，第一电流通过第一互连流向该组互连的第一子集，第二电流从第三互连和第四互连通过第二互连流向该组互连的第二子集，第三电流从第一互连和第二互连流经该组互连，第四电流从第一互连通过第三互连流向第二互连，并且第五电流从第一互连通过第四互连流向第二互连。在CMOS器件接收到高输入之际，第一电流从该组互连的第一子集通过第一互连流向第三互连和第四互连，第二电流从该组互连的第二子集流经第二互连，第三电流从该组互连流向第一互连和第二互连，第四电流从第一互连通过第三互连流向第二互连，并且第五电流从第一互连通过第四互连流向第二互连。
[0014]在本公开的一方面，提供了一种CMOS器件，该CMOS器件包括各自具有PM0S漏极的多个PM0S晶体管以及各自具有NM0S漏极的多个NM0S晶体管。该CMOS器件包括在一互连层面上将这些PM0S漏极的第一 PM0S漏极子集连接在一起的第一互连。该CMOS器件包括在该互连层面上将这些PM0S漏极的第二 PM0S漏极子集连接在一起的第二互连。第二 PM0S漏极子集不同于第一 PMOS漏极子集。第一互连和第二互连在第一互连层面上断开。该CMOS器件进一步包括在该互连层面上将这些NM0S漏极的第一 NM0S漏极子集连接在一起的第三互连。该CMOS器件包括在该互连层面上将这些NMOS漏极的第二 NMOS漏极子集连接在一起的第四互连。第二匪OS漏极子集不同于第一 NM0S漏极子集。第三互连和第四互连在该互连层面上断开。第一互连、第二互连、第三互连和第四互连通过至少一个其它互连层面耦合在一起。CMOS器件进一步包括第二互连层面上的第五互连。第五互连将第一互连和第二互连耦合在一起。CMOS器件进一步包括第二互连层面上的第六互连。第六互连将第三互连和第四互连耦合在一起。CMOS器件进一步包括第三互连层面上的第七互连。第七互连将第五互连和第六互连耦合在一起。该CMOS器件进一步包括在该互连层面上将第一互连和第三互连连接在一起的第八互连。该CMOS器件进一步包括在该互连层面上将第二互连和第四互连连接在一起的第九互连。
[0015]在本公开的一方面中，提供了一种布局CMOS器件的方法，该CMOS器件包括各自具有PM0S漏极的多个PM0S晶体管以及各自具有NM0S漏极的多个NM0S晶体管。在一互连层面上将第一 PM0S漏极子集与第一互连互连。在该互连层面上将第二 PM0S漏极子集与第二互连互连。第二 PM0S漏极子集在该互连层面上与第一 PM0S漏极子集断开。在该互连层面上将第一W0S漏极子集与第三互连互连。在该互连层面上将第二匪0S漏极子集与第四互连互连。第二 NM0S漏极子集在该互连层面上与第一 NM0S漏极子集断开。第一互连和第二互连在第二互连层面上与第五互连互连。第三互连和第四互连在第二互连层面上与第六互连互连。第五互连和第六互连在第三互连层面上与第七互连互连。第一互连和第三互连在该互连层面上与第八互连互连。第二互连和第四互连在该互连层面上与第九互连互连。
[0016]附图简述
[0017]图1是解说CMOS反相器的示图。
[0018]图2是用于解说CMOS反相器的不例性布局的第一不图。
[0019]图3是用于解说CMOS反相器的示例性布局的第二示图。
[0020]图4是用于解说CMOS器件的第一组示例性布局的第一示图。
[0021]图5是用于解说CMOS器件的第一组示例性布局的第二示图。
[0022]图6是用于解说CMOS器件的第一组示例性布局的第三示图。
[0023]图7A是用于解说CMOS器件的互连内的电流流动的示图。
[0024]图7B是图7A示图的互连内的电流的图表。
[0025]图8是用于解说CMOS器件的第二组示例性布局的第一示图。
[0026]图9A是用于解说示例性CMOS器件的互连内的电流流动的第一示图。
[0027]图9B是用于解说示例性CMOS器件的互连内的电流流动的第二示图。
[0028]图9C是图9A和图9B的示图的互连内的电流的图表。
[0029]图10是用于解说CMOS器件的第二组示例性布局的第二示图。
[0030]图11是用于解说CMOS器件的第三组示例性布局的第一示图。
[0031]图12是用于解说CMOS器件的第三组示例性布局的第二示图。
[0032]图13是用于解说CMOS器件的第三组示例性布局的第三示图。
[0033]图14是布局CMOS器件的第一方法的流程图。
[0034]图15是操作CMOS器件的第一方法的流程图。
[0035]图16是布局CMOS器件的第二方法的流程图。
[0036]图17是操作CMOS器件的第二方法的流程图。
[0037]详细描述
[0038]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文所描述的概念的仅有配置。本详细描述包括具体细节以提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。装置和方法将在以下详细描述中进行描述并可以在附图中由各种框、模块、组件、电路、步骤、过程、算法、元件等来解说。
[0039]图1是解说CMOS反相器的示图100XM0S反相器包括PM0S晶体管102和匪0S晶体管104JM0S晶体管10