用于应力优化的鳍式场效应晶体管布局的制作方法

用于应力优化的鳍式场效应晶体管布局的制作方法
【专利摘要】本发明描述了一种用于应力优化的布局。布局包括衬底、形成在衬底中的至少两个鳍式场效应晶体管(FinFET)单元、被设计成横跨两个FinFET单元的FinFET鳍、形成在衬底上的多个栅极以及形成在第一FinFET单元和第二FinFET单元之间的多个隔离单元。两个FinFET单元包括第一FinFET单元和第二FinFET单元。FinFET鳍包括正电荷FinFET(Fin?PFET)鳍和负电荷FinFET(Fin?NFET)鳍。隔离单元隔离第一FinFET单元和第二FinFET单元而没有断开FinFET鳍。本发明还提供了用于应力优化的鳍式场效应晶体管布局。
【专利说明】用于应力优化的鳍式场效应晶体管布局
【技术领域】
[0001]本发明一般地涉及半导体【技术领域】，更具体地来说，涉及半导体器件布局。
【背景技术】
[0002]半导体集成电路(IC)工业经历了呈指数式的成长。IC材料和设计的技术进步产生了多个IC时代，其中，每个时代都具有比先前时代更小且更复杂的电路。在IC演进过程中，功能密度(即，每芯片面积上的互连器件的数量)通常增加，同时几何尺寸(即，可以使用制造工艺制造的最小部件(或线))减小。这种规模缩小工艺通常通过增加产量效率和降低相关成本来提供优点。这样的规模缩小也增加了处理和制造IC的复杂性，对于将被实现的进步，需要IC处理和制造中的类似开发。
[0003]例如，由于FinFET的鳍是固定长度，鳍式场效应晶体管(FinFET)的这种规模缩小面临FinFET的源极和漏极之间的沟道应力松弛的挑战。沟道松弛减小沟道应力并进一步减小在沟道中移动的电荷的迁移率。在沟道中移动的电荷的低迁移率进一步减小了 FinFET的性能。相应地，需要进一步规模缩小FinFET的器件。

【发明内容】

[0004]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种布局，包括:至少两个鳍式场效应晶体管(FinFET)单元,所述至少两个FinFET单元包括第一FinFET单元和第二FinFET单元；FinFET鳍,被设计成横跨这两个FinFET单元,所述FinFET鳍包括正电荷FinFET(FinPFET)鳍和负电荷FinFET(Fin NFET)鳍；多个栅极，形成在部分所述FinFET鳍的上方；以及隔离单元，形成在所述第一 FinFET单元和所述第二 FinFET单元之间，所述隔离单元隔离所述第一 FinFET单元和所述第二 FinFET单元而没有断开所述FinFET 鳍。
[0005]在该布局中，所述第一 FinFET单元包括位于所述FinFET鳍周围的至少一个栅极。
[0006]在该布局中，所述第二 FinFET单元包括位于所述FinFET鳍周围的至少一个栅极。
[0007]在该布局中，所述隔离单元包括形成在所述Fin PFET鳍中的PFET隔离结构。
[0008]该布局进一步包括连接形成在所述衬底中的一个接触件的至少一个P栅极隔离结构。
[0009]该布局进一步包括延伸的P栅极隔离结构。
[0010]该布局进一步包括至少一个N阱隔离结构。
[0011]该布局进一步包括至少一个N+隔离结构。
[0012]在该布局中，所述隔离单元包括形成在所述Fin NFET鳍中的NFET隔离结构。
[0013]该布局进一步包括连接形成在所述衬底中的一个接触件的至少一个N栅极隔离结构。
[0014]该布局进一步包括延伸的N栅极隔离结构。
[0015]该布局进一步包括至少一个P阱隔离结构。[0016]该布局进一步包括至少一个P+隔离结构。
[0017]根据本发明的另一方面，提供了一种布局，包括:至少两个鳍式场效应晶体管(FinFET)单元，所述至少两个FinFET单元包括第一 FinFET单元和第二 FinFET单元；FinFET鳍，被设计成横跨这两个FinFET单元，所述FinFET鳍包括包含第一金属栅极材料的正电荷FinFET(Fin PFET)鳍和包含第二金属栅极材料的负电荷FinFET(Fin NFET)鳍；多个栅极，形成在部分所述FinFET鳍的周围；以及隔离单元，形成在所述第一 FinFET单元和所述第二 FinFET单元之间,所述隔离单元隔离所述第一 FinFET单元和所述第二 FinFET单元而没有断开所述FinFET鳍。
[0018]在该布局中，所述隔离单元包括用于隔离所述Fin PFET鳍的P栅极隔离结构和用于隔离所述Fin NFET鳍的N栅极隔离结构。
[0019]在该布局中，所述P栅极隔离结构包括延伸的P栅极隔离结构。
[0020]在该布局中，所述N栅极隔离结构包括延伸的N栅极隔离结构。
[0021]在该布局中，所述第一金属栅极材料的功函不同于所述第二金属栅极材料的功函。
[0022]根据本发明的又一方面，提供了一种布局，包括:第一鳍式场效应晶体管(FinFET)单元和第二 FinFET单元；FinFET鳍，横跨所述第一 FinFET单元和所述第二FinFET单元，所述FinFET鳍包括正电荷FinFET (Fin PFET)鳍和负电荷FinFET (Fin NFET)鳍；多个栅极，形成在部分所述FinFET鳍的上方；以及隔离单元，隔离所述第一 FinFET单元和所述第二 FinFET单元而没有断开所述FinFET鳍。
[0023]在该布局中，所述隔离单元包括隔离所述Fin PFET鳍的P栅极隔离结构、N阱隔离结构、N+隔离结构或它们的组合，和/或所述隔离单元包括N栅极隔离结构、P阱隔离结构、P+隔离结构或它们的组合。
【专利附图】

【附图说明】
[0024]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0025]图1是根据本发明的一个或多个实施例的场效应晶体管(FET)器件的截面侧视图；
[0026]图2是根据本发明的一个或多个实施例的FinFET器件的示意图；
[0027]图3是根据本发明的一个或多个实施例的FinFET器件的截面侧视图；
[0028]图4是根据本发明的一个或多个实施例的FinFET器件的应力仿真结果；以及
[0029]图5至图12是用于实施本发明的一个或多个实施例的FinFET器件的布局。
【具体实施方式】
[0030]以下发明提供了用于实施本发明的不同部件的许多不同的实施例或实例。以下描述元件和布置的特定实例以简化本发明。当然，这些仅仅是实例并不打算限定。例如，以下描述中第一部件形成在第二部件上可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中额外的部件形成在第一部件和第二部件之间，使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在各种实例中重复参考数字和/或字母。该重复是为了简明和清楚的目的，而且其本身没有规定所述各种实施例和/或结构之间的关系。
[0031]现在参考图1，根据本发明的一个或多个实施例示出了场效应晶体管(FET)器件100的截面侧视图。器件包括衬底102、源极104a-b、漏极106a_b、沟道108a_c、栅叠层110以及应力衬里118。栅叠层110包括栅极氧化层112、多晶娃栅极层114、金属栅极层116以及应力衬里118。然而，可能具有其他的结构和包含或省略的器件。在本发明中，FET器件100也被称为金属氧化物半导体(MOS)器件。在本实施例中，衬底102包括晶圆和/或多个导电和非导电薄膜。晶圆是包括硅的半导体衬底(换句话说，硅晶圆)。可选地或另外地，晶圆包括:其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化镓和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。在又一个可选实施例中，晶圆是绝缘体上半导体(SOI)。多个导电和非导电薄膜可以包括绝缘体材料或导电材料。例如，导电材料包括金属，诸如铝(Al)、铜(Cu)、钨(W)、镍(Ni)、钛(Ti)、金(Au)和钼(Pt)以及它们的金属合金。绝缘体材料可以包括氧化硅和氮化硅。衬底102进一步包括各种掺杂部件，诸如通过离子注入和/或扩散形成的η型阱和/或P型阱。衬底102也包括通过诸如包括进行蚀刻以形成各种沟槽，然后进行沉积以用介电材料填充沟槽的多种工艺的工艺形成的各种隔离部件(诸如浅沟槽隔离件(STD)0
[0032]如图1所示，在衬底102中形成源极104a_b和漏极106a_b。通过离子注入或其他合适的工艺形成的源极104a_b和漏极106a_b包括η型掺杂剂或p型掺杂剂。例如，在公用离子注入过程中形成源极104a_b和漏极106a_b。在另一个实例中，通过外延(EPI)生长和原位离子注入工艺形成源极104a_b和漏极106a_b。在衬底102中形成沟道108a_c。沟道108a-c包括各种掺杂部件，诸如η型沟道或ρ型沟道。沟道108a_c是导电沟道，并且当电压施加在金属栅极层116上以及源极104a-b或漏极106a-b上时，电荷可以在源极104a_b和漏极106a_b之间流动。
[0033]在衬底102上形成栅叠层110。栅叠层110横跨在沟道108a上方，在沟道108a的一侧与源极104a的一部分部分重叠，并且在沟道108a的另一侧与漏极106a的一部分部分重叠。栅叠层110通过工艺形成，该工艺包括:沉积或生长以在衬底102上形成多层膜，图案化沉积在衬底102上的抗蚀剂膜并且蚀刻图案化抗蚀剂膜以形成栅叠层110。在衬底102上沉栅极氧化层112积。栅极氧化层112包括氧化硅。可能选择诸如高介电(高k)材料的其他材料。在栅极氧化层112上沉积金属栅极层116。金属栅极层116包括金属或金属合金。在金属栅极层116上沉积多晶硅栅极层114。多晶硅栅极层114可以包括多晶硅或其他材料。
[0034]如图1所示，在一个实施例中，为了提高FET器件100的速度性能，在栅叠层110上方沉积应力衬里层118以增加沟道应力(Sx)的期望纵向分量。高沟道应力(Sx)表示正电荷或负电荷在沟道108a-c中的高迁移率(high moving mobility)。然而,如果两个栅叠层之间的间隙充分填充有应力衬里层118，则沟道应力(Sx)的期望纵向分量减小到接近零。沟道应力的减小限制了 FET器件100的可扩展性(scalability)。在另一个实施例中，通过SiGe EPI生长和原位P+离子注入形成源极104a-b和漏极106a-b。内嵌的SiGe源极/漏极可以增加源极和漏极之间的电流。然而，SiGe EPI生长和原位P+离子注入可以仅用于制造正电荷MOS (PMOS)。通过这种工艺不能获得互补负电荷MOS (NMOS)。
[0035]参考图2，根据本发明的一个或多个实施例示出了鳍式场效应晶体管(FinFET)器件200的示图。FinFET器件200包括衬底202、FinFET栅极204以及多个源极/漏极206a-c。然而，可能具有其他的结构和包含或省略的器件。在本发明中，FinFET栅极也被称为鳍式栅极、三栅极或FinFET。衬底202包括用于参考图1的器件100的衬底102中的所有材料。使用沉积工艺、光刻工艺、蚀刻工艺、化学机械抛光(CMP)工艺、清洗工艺或它们的组合在衬底202上形成FinFET栅极204。FinFET栅极204可以包括氧化层、高k层、多晶硅栅极层、金属栅极层或它们的组合。FinFET栅极204可以横跨多个源极/漏极206a_c中的至少一个。使用沉积工艺、光刻工艺、蚀刻工艺、化学机械抛光(CMP)工艺、离子注入工艺、清洗工艺或它们的组合将多个源极/漏极206a-c内嵌在衬底202中。
[0036]如图2所示，FinFET栅极204可以包括正电荷FinFET (Fin PFET)栅极、负电荷FinFET (Fin NFET)栅极或这二者。在一些实施例中，离子注入工艺可以包括EPI生长和原位离子注入工艺(诸如用于PMOS的Ge EPI生长和原位P+离子注入工艺)，以形成FinPFET栅极。在其他实施例中，离子注入工艺可以包括EPI生长和原位离子注入工艺(诸如用于NMOS的InAs EPI生长和原位N+离子注入工艺)，以形成Fin NFET栅极。
[0037]参考图3，根据本发明的一个或多个实施例示出了 FinFET器件200的截面侧视图。FinFET器件200包括衬底222、浅沟槽隔离件(STI) 224、应变松弛缓冲件(strain relaxedbuffer) 226、沟道228、高k层230以及栅极层232。然而，可能具有其他结构和包含或省略的器件。衬底222包括用于参考图1的器件100的衬底102的所有材料。采用沉积工艺、光刻工艺、蚀刻工艺、化学机械抛光(CMP)工艺、清洗工艺或它们的组合将STI224内嵌在衬底202中。STI 224可以包括氧化硅、氮化硅或氮氧化硅(ONSi)。
[0038]如图3所示，采用沉积工艺、生长工艺、光刻工艺、蚀刻工艺、化学机械抛光(CMP)工艺、清洗工艺或它们的组合在衬底222中形成SRB 226。SRB 226可以包括S1、SiGe、InAlAs或InP。采用沉积工艺、生长工艺、光刻工艺、蚀刻工艺、化学机械抛光(CMP)工艺、清洗工艺或它们的组合在衬底222上形成沟道228。沟道228位于SRB 226的顶部。沟道228提供电荷从源极至漏极的通路。沟道228可以包括S1、SiGe、Ge、InGaAs, InGaSb, InAsSb0沉积高k层230以环绕沟道228。高k层230可以包括氧化硅、金属氧化物、金属氮化物或它们的组合。沉积栅极层232以环绕高k层230。栅极层232可以包括多晶硅、金属或金属
么么I=1-Wl o
[0039]如图3所示，可调节SRB 226或者沟道228的材料以增加沟道228的应力。根据一些实施例，沟道228的高应力表示沿着沟道228移动的电荷的高迁移率并进一步表示器件220的高性能。例如，SRB 226包括具有大约50%的Si和大约50%的Ge的SiGe混合物。对于Fin NFET栅极，FinFET栅极204的沟道228包括具有大约75 %的Si和大约25 %的Ge的混合物。对于Fin PFET栅极，FinFET栅极204的沟道228包括具有大约25%的Si和大约75%的Ge的混合物。在另一个实例中，SRB 226包括具有大约75%的Si和大约25%的Ge的SiGe混合物。对于FinFET器件220的Fin PFET栅极，沟道228包括Ge化合物。对于FinFET器件220的Fin NFET栅极，沟道228可以包括具有大约50%的Si和大约50%的Ge的混合物。在另一个实例中，对于FinFET器件220的Fin PFET栅极，SRB 226包括具有75%的Si和大约25%的Ge的SiGe混合物，而沟道228包括Ge化合物。对于FinFET器件220的Fin NFET栅极，SRB 226包括InAlAs/InP混合物，而沟道228包括InGaAs。
[0040]在一些实施例中，FinFET器件220的沟道228中的应力可以朝向鳍的末端松弛。随着FinFET沟道高度的增加，松弛可能变得更糟。图4是根据本发明的一个或多个实施例在FinFET器件250上实施的仿真270的实例。FinFET器件250包括衬底252、沟道254以及FinFET栅极256a-e。然而，可能具有其他结构和包含或省略的器件。衬底252包括用于参考图1的器件100的衬底102的所有材料。采用沉积工艺、生长工艺、光刻工艺、蚀刻工艺、化学机械抛光(CMP)工艺、离子注入工艺、清洗工艺或它们的组合在衬底252中形成沟道254。沟道254包括Fin PFET栅极的沟道或Fin NFET栅极的沟道。如图4所示，由于FinFET栅极256c处于鳍的中间部分，所以FinFET栅极256c具有最高的沟道应力。由于FinFET栅极256a或256e靠近鳍的端部，所以FinFET栅极256a或256e具有最低的沟道应力。由于FinFET栅极256b或256d位于鳍的中间部分和鳍的端部之间，所以FinFET栅极256b或256d具有中等的沟道应力。
[0041]参考图5，示出了实施本发明的一个或多个实施例的FinFET器件300的布局。FinFET 器件 300 包括衬底 302、Fin PFET 304、Fin NFET 306、第一 FinFET 单元 320、第二FinFET单元340以及FinFET隔离单元360。第一 FinFET单元320包括多个栅极322a_322c。第二 FinFET单元340包括多个栅极322d。FinFET隔离单元360包括第一 P栅极隔离结构362a、第一 N栅极隔离结构364a、金属接触件366a以及金属接触件368a。然而，可能具有其他结构和包含或省略的器件。在本发明中，FinFET器件也被称为鳍式布局或鳍式器件。在一些实施例中，第一 FinFET单元320或第二 FinFET单元340包括逻辑或功能单元，例如AND、OR、NAND, NOR、反相器、DRAM或SRAM单元。FinFET隔离单元360可以用于FinFET器件上的更多逻辑或功能单元的隔离。
[0042]如图5所示，衬底302包括用于参考图1的器件100的衬底102的所有材料。分别横跨第一 FinFET 单元 320 和第二 FinFET 单元 340 的 Fin PFET 304 和 Fin NFET 306 形成在衬底302上并由第一 FinFET单元320和第二 FinFET单元340共用。多个栅极322a_d横跨Fin PFET 304和Fin NFET 306并且在衬底302中分别形成用于Fin PFET 304和FinNFET 306的栅极。Fin PFET 304、Fin NFET 306以及多个栅极322a_d在衬底302中形成FinFET器件300的第一 FinFET单元320和第二 FinFET单元340。在一个实施例中，如图5所示，第一 FET单元320是3 X INAND逻辑单元而第二 FET单元340是I X I反相器。
[0043]如图5所示，在Fin PFET 304中形成第一 P栅极隔离结构362a。第一 P栅极隔离结构362a连接至形成在衬底302上方的接触件366a上。第一 P栅极隔离结构362a被设计成关断Fin PFET栅极304。在第一 P栅极隔离结构362a处关断Fin PFET 304等效于在第一 P栅极隔离结构362a的位置处切断Fin PFET栅极304。因此，Fin PFET栅极304的沟道是连续的，并且保持Fin PFET栅极304的沟道应力。此外，提高了 Fin PFET栅极304的性能。当施加给第一 P栅极隔离结构362a的电压(Vgp)大致等于施加给Fin PFET栅极304的电压(Vdd)时，Fin PFET栅极304在第一 P栅极隔离结构362a处关断。第一 N栅极隔离结构364a连接至形成在衬底302上的接触件368a。第一 N栅极隔离结构364a被设计成用于关断Fin NFET栅极306。在第一 N栅极隔离结构364a处关断Fin NFET 306等效于在第一 N栅极隔离结构364a的位置处切断Fin NFET栅极306。因此，Fin NFET栅极306的沟道是连续的，并且保持Fin NFET栅极306的沟道应力。此外，提高了 Fin NFET栅极306的性能。当施加给第一 N栅极隔离结构364a的电压(Vgn)大致等于施加给Fin NFET栅极306的电压(Vss)时，Fin NFET栅极306在第一 N栅极隔离结构364a处关断。
[0044]如图5所示，可以增加第一 P栅极隔离结构362a或第一 N栅极隔离结构364a的尺寸以进一步改进Fin PFET栅极304或Fin NFET栅极306的隔离性能。在一个实施例中，增加第一 P栅极隔离结构362a或第一 N栅极隔离结构364a的水平方向上的尺寸，以改进Fin PFET栅极304或Fin NFET栅极306的隔离性能。
[0045]在一些实施例中，如图6所示，FinFET隔离单元可以包括多于一个的P栅极或N栅极隔离结构。图6是用于实施本发明的一个或多个实施例的FinFET器件400的示例性布局。FinFET 器件 400 包括衬底 302、Fin PFET 栅极 304、Fin NFET 栅极 306、第一 FinFET单元320、第二 FinFET单元340以及FinFET隔离单元420。第一 FinFET单元320包括多个栅极322a-322c。第二 FinFET单元340包括多个栅极322d。FinFET隔离单元420包括第一 P栅极隔离结构362a、第二 P栅极隔离结构362b、连接第一 P栅极隔离结构362a的接触件366a以及连接第二 P栅极隔离结构362b的接触件366b。FinFET隔离单元420也包括第一 N栅极隔离结构364a、第二 N栅极隔离结构364b、连接第一 N栅极隔离结构364a的接触件368a以及连接第二 N栅极隔离结构364b的接触件368b。然而，可能具有其他结构和包含或省略的器件。在一些实施例中，第一 FinFET单元320或第二 FinFET单元340包括逻辑或功能单元，例如AND、OR、NAND, NOR、反相器、DRAM或SRAM单元。FinFET隔离单元420可以用于FinFET器件上的更多的逻辑或功能单元的隔离。
[0046]在其他实施例中，如图7所示，FinFET隔离单元可以包括延伸的P栅极或N栅极隔离结构。图7是用于实施本发明的一个或多个实施例的FinFET器件450的示例性布局。FinFET 器件 450 包括衬底 302、Fin PFET 栅极 304、Fin NFET 栅极 306、第一 FinFET 单元320、第二 FinFET单元340以及FinFET隔离单元470。第一 FinFET单元320包括多个栅极322a-322c。第二 FinFET单元340包括多个栅极322d。FinFET隔离单元470包括延伸的P栅极隔离结构472和连接延伸的P栅极隔离结构472的接触件476，以提高第一 FinFET单元320和第二 FinFET单元340之间的隔离性能。延伸的P栅极隔离结构472到达并横跨Fin NFET 306。FinFET隔离单元470也包括延伸的N栅极隔离结构474和连接延伸的N栅极隔离结构474的接触件478，以提高第一 FinFET单元320和第二 FinFET单元340之间的隔离性能。延伸的N栅极隔离结构474到达并横跨Fin PFET 304。然而，可能具有其他结构和包含或省略的器件。在所述的实施例中，第一 FinFET单元320或第二 FinFET单元340包括逻辑或功能单元，例如AND、OR、NAND, NOR、反相器、DRAM或SRAM单元。FinFET隔离单元470可以用于FinFET器件上的更多的逻辑或功能单元的隔离。FinFET隔离单元470可以包括多于一个的延伸的P栅极或N栅极隔离结构。
[0047]在一些实施例中，用于两个FinFET单元之间隔离的FinFET隔离单元可以包括掺杂阱或FinFET栅极的反向掺杂件。图8是用于实施本发明的一个或多个实施例的FinFET器件500的示例性布局。FinFET器件500包括衬底302、Fin PFET 304、Fin NFET 306、第
一FinFET单元320、第二 FinFET单元340以及FinFET隔离单元520。第一 FinFET单元320包括多个栅极322a-322c。第二 FinFET单元340包括多个栅极322d。FinFET隔离单元520包括在第一 FinFET单元320和第二 FinFET单元340之间隔离Fin PFET 304的N阱隔离结构522。FinFET隔离单元520也包括在第一 FinFET单元320和第二 FinFET单元340之间隔离Fin NFET 306的P阱隔离结构524。然而，可能具有其他结构和包含或省略的器件。使用掩模在衬底302中形成N阱隔离结构522或P阱隔离结构524。在所述的实施例中，第一 FinFET单元320或第二 FinFET单元340包括逻辑或功能单元，例如AND、OR、NAND、NOR、反相器、DRAM或SRAM单元。FinFET隔离单元520可以用于FinFET器件上的更多的逻辑或功能单元的隔离。FinFET隔离单元520可以包括多于一个的N阱或P阱隔离结构。可以增加N阱隔离结构522或P阱隔离结构524的尺寸以进一步改进在第一 FinFET单元320和第二 FinFET单元340之间的Fin PFET 304或Fin NFET 306的隔离。
[0048]图9是用于实施本发明的一个或多个实施例的FinFET器件550的示例性布局。FinFET 器件 550 包括衬底 302、Fin PFET 304、Fin NFET 306、第一 FinFET 单元 320、第二FinFET单元340以及FinFET隔离单元570。第一 FinFET单元320包括多个栅极322a_322c。第二 FinFET单元340包括多个栅极322d。FinFET隔离单元包括N+隔离结构572和P+隔离结构574。然而，可能具有其他结构和包含或省略的器件。N+隔离结构572在第一 FinFET单元320和第二 FinFET单元340之间隔离Fin PFET 304。P+隔离结构574在第一 FinFET单元320和第二 FinFET单元340之间隔离Fin NFET 306。使用掩模和离子注入在衬底302中形成N+隔离结构572和P+隔离结构574。N+隔离结构572是Fin PFET 304的反向掺杂件。P+隔离结构574是Fin NFET 306的反向掺杂件。
[0049]在所述的实施例中，第一 FinFET单元320或第二 FinFET单元340包括逻辑或功能单元，例如AND、OR、NAND、NOR、反相器、DRAM或SRAM单元。FinFET隔离单元570可以用于FinFET器件上的更多的逻辑或功能单元的隔离。可以增加N+隔离结构572或P+隔离结构574的尺寸以进一步改进第一 FinFET单元320和第二 FinFET单元340之间的Fin PFET304或Fin NFET 306的隔离性能。FinFET隔离单元570可以包括多于一个的N+隔离结构572或多于一个的P+隔离结构574。
[0050]参考图10，示出了用于实施本发明的一个或多个实施例的FinFET器件600的布局。FinFET 器件 600 包括衬底 602、Fin PFET 604,Fin NFET 606、第一 FinFET 单元 620、第二 FinFET单元640以及FinFET隔离单元660。FinFET器件600也包括第一栅叠层624a_e和第二栅叠层626a-e。第一 FinFET单元620包括多个栅极622a_622c。第二 FinFET单元640包括多个栅极622d。FinFET隔离单元660包括P栅极隔离结构662、N栅极隔离结构664、接触件666以及接触件668。然而，可能具有其他结构和包含或省略的器件。在本发明中，FinFET器件也被称为布局或器件。在一些实施例中，第一 FinFET单元620或第二FinFET单元640包括逻辑或功能单元，例如AND、0R、NAND、N0R、反相器、DRAM或SRAM单元。FinFET隔离单元660可以用于FinFET器件上的更多的逻辑或功能单元的隔离。
[0051]如图10所示，衬底602包括用于参考图1的器件100的衬底102的所有材料。分别地横跨第一 FinFET单元620和第二 FinFET单元640的FinPFET 604和Fin NFET 606形成在衬底602上并由第一 FinFET单元620和第二 FinFET单元640共用。多个栅极622a_d横跨Fin PFET 604和Fin NFET 606并且在衬底602中分别地形成用于Fin PFET 604和Fin NFET 606的栅极。在一些实施例中，第一栅叠层624a_e包括第一金属栅极材料。第二栅叠层626a_e包括第二金属栅极材料。第一金属栅极材料的功函不同于第二金属栅极材料的功函。Fin PFET 604包括第一栅叠层624a-e。Fin NFET 606包括第二栅叠层626a_d。Fin PFET 604,Fin NFET 606以及多个栅极622a_d在衬底602中形成FinFET器件600的第一 FinFET单元620和第二 FinFET单元640。在一个实施例中，第一 FET单元620是3 X INAND逻辑单元，而第二 FET单元640是I X I反相器。[0052]如图10所示，在Fin PFET 604中形成P栅极隔离结构662。P栅极隔离结构662包括第二栅叠层626e。P栅极隔离结构662也连接到形成在衬底602上的接触件666。P栅极隔离结构662被设计成关断Fin PFET栅极604。在P栅极隔离结构662处关断FinPFET 604等效于在P栅极隔离结构662的位置处切断Fin PFET 604。因此，Fin PFET 604的沟道是连续的，并且保持Fin PFET 604的沟道应力。此外，提高了 Fin PFET 604的性能。当施加给第一 P栅极隔离结构662的电压(Vgp)大致等于施加给Fin PFET 604的电压(Vdd)时，Fin PFET 604在P栅极隔离结构662处关断。与Fin PFET栅极604的第一栅叠层624a-d相比，P栅极隔离结构662的第二栅叠层626e具有不同的功函。第一栅叠层624a-d和第二栅叠层626e之间的不同的功函可以生成高阈值电压(Vt)并且在P栅极隔离结构662处建立第一 FinFET单元620和第二 FinFET单元640之间的改进隔离件。
[0053]如图10所示，在Fin NFET 606中形成N栅极隔离结构664。N栅极隔离结构664包括第一栅叠层624e。N栅极隔离结构664也连接至形成在衬底602上的接触件668。N栅极隔离结构664被设计成关断Fin NFET 606。在N栅极隔离结构664处关断Fin NFET606等效于在N栅极隔离结构664的位置处切断Fin NFET 606。因此，Fin NFET 606的沟道是连续的，并且保持Fin NFET 606的沟道应力。此外，提高了 Fin NFET 606的性能。当施加给N栅极隔离结构664的电压(Vgn)约等于施加给Fin NFET 606的电压(Vss)时，在N栅极隔离结构664处关断Fin NFET 606。与Fin NFET栅极606的第二栅叠层626a_d相t匕，N栅极隔离结构664的第一栅叠层624e具有不同的功函。第二栅叠层626a_d和第一栅叠层624e之间的不同的功函可以生成高阈值电压(Vt)并且在N栅极隔离结构664处建立第一 FinFET单元620和第二 FinFET单元640之间的改进隔离件。
[0054]如图10所示，可以增加P栅极隔离结构662或N栅极隔离结构664的尺寸以进一步改进Fin PFET 604或Fin NFET 606的隔离性能。在一个实施例中，增加P栅极隔离结构662或N栅极隔离结构664的水平方向上的尺寸以改进Fin PFET 604或Fin NFET 606的隔离性能。在一些实施例中，隔离单元660可以包括多于一个的P栅极隔离结构662或多于一个的N栅极隔离结构664。在其他实施例中，可以交换第一栅叠层624a-e的金属栅极材料和第二栅叠层626a_e的金属栅极材料。
[0055]在一些实施例中，如图11所示，FinFET隔离单元可以包括延伸的P栅极或N栅极隔离结构。图11是用于实施本发明的一个或多个实施例的FinFET器件670的示例性布局。FinFET 器件 670 包括衬底 602、Fin PFET 604、Fin NFET 606、第一 FinFET 单元 620、第二FinFET单元640以及FinFET隔离单元680。FinFET器件670还包括第一栅叠层624a_f和第二栅叠层626a-f。第一栅叠层624a-f包括第一金属栅极材料。第二栅叠层626a_f包括第二金属栅极材料。第一金属栅极材料的功函不同于第二金属栅极材料的功函。第一FinFET单元620包括多个栅极622a-622c。第二 FinFET单元640包括多个栅极622d。FinFET隔离单元680包括P栅极隔离结构682、N栅极隔离结构684、接触件686以及接触件688。然而，可能具有其他结构和包含或省略的器件。在一些实施例中，第一 FinFET单元620或第二 FinFET单元640包括逻辑或功能单元，例如AND、OR、NAND、N0R、反相器、DRAM或SRAM单元。FinFET隔离单元680可以用于FinFET器件上的更多的逻辑或功能单元的隔离。
[0056]如图11所示，P栅极隔离结构682是参考图10的延伸的P栅极隔离结构662。P栅极隔离结构682横跨Fin PFET 604和Fin NFET 606。P栅极隔离结构682包括位于FinNFET 606处的第一栅叠层624f以及位于Fin PFET 604处的第二栅叠层626e。P栅极隔离结构682连接至形成在衬底602中的接触件686上。N栅极隔离结构684是参考图10的延伸的N栅极隔离结构664。N栅极隔离结构684横跨Fin NFET 606和Fin PFET 604。N栅极隔离结构684包括位于Fin NFET 606处的第一栅叠层624e以及位于Fin PFET 604处的第二栅叠层626f。N栅极隔离结构684连接至形成在衬底602中的接触件688。
[0057]参考图12，示出了根据本发明的一个或多个实施例的使用P+/N+隔离件的FinFET器件(SRAM) 700的示例性布局。FinFET器件700包括衬底702、Fin PFET 704a、Fin PFET704b、Fin NFET 706a、Fin NFET 706b、多个栅极 708a_f 和 710a_f 以及隔离结构 712a_d。然而，可能具有其他结构和包含或省略的器件。衬底702包括用于参考图1的器件100的衬底102中的所有材料。在衬底702上形成Fin PFET 704a和704b。在衬底702上形成FinNFET 706a和706b。在衬底702上的Fin PFET 704a和Fin NFET 706a上方形成多个栅极708a-c。在衬底702上的Fin PFET 704b和Fin NFET 706b上方形成多个栅极708d_f。在Fin NFET 706a上方形成栅极710a_c。在Fin NFET 706b上方形成栅极710d_f。隔离结构712a和712b隔离Fin FET 704a。隔离结构712c和712d隔离Fin FET 704b。在一个实施例中，采用N+或P+反向掺杂形成隔离结构712a-d而没有切断或断开Fin PFET 704a或704b。在其他实施例中，可以采用N阱或P阱、P栅极隔离结构或N栅极隔离结构或它们的组合形成隔离结构712a-d。
[0058]因此，本发明描述了布局。布局包括衬底、形成在衬底中的至少两个鳍式场效应晶体管(FinFET)单元、被设计成由两个单元共用的多个鳍、形成在衬底上的多个栅极以及形成在第一 FinFET单元和第二 FinFET单元之间的隔离单元。两个FinFET单元包括第一FinFET单元和第二 FinFET单元。FinFET栅极可以包括正电荷FinFET (Fin PFET)栅极和负电荷FinFET(Fin NFET)栅极。隔离单元隔离第一 FinFET单元和第二 FinFET单元,而没有断开FinFET鳍。第一 FinFET单元包括在FinFET鳍周围的至少一个栅极。第二 FinFET单元包括在FinFET鳍周围的至少一个栅极。隔离单元包括形成在Fin PFET中的PFET隔离结构。PFET隔离结构进一步包括连接形成在衬底中的接触件的至少一个P栅极隔离结构。P栅极隔离结构进一步包括延伸的P栅极隔离结构。PFET隔离结构进一步包括至少一个N阱隔离结构。PFET隔离结构进一步包括至少一个N+隔离结构。隔离单元包括形成在Fin NFET中的NFET隔离结构。NFET隔离结构进一步包括连接形成在衬底中的接触件的至少一个N栅极隔离结构。N栅极隔离结构进一步包括延伸的N栅极隔离结构。NFET隔离结构进一步包括至少一个P阱隔离结构。NFET隔离结构进一步包括至少一个P+隔离结构。
[0059]在一些实施例中，描述了布局。器件包括衬底、形成在衬底中的至少两个鳍式场效应晶体管(FinFET)单元、被设计成横跨两个FinFET单元的FinFET鳍、形成在衬底上的多个栅极以及形成在第一 FinFET单元和第二 FinFET单元之间的隔离单元，其中，隔离单元隔离第一 FinFET单元和第二 FinFET单元，而没有断开FinFET鳍。两个FinFET单元包括第一 FinFET单元和第二 FinFET单元。FinFET单元包括包含第一金属栅极材料的正电荷FinFET (Fin PFET)和包含第二金属材料的负电荷FinFET (Fin NFET)。栅极形成在FinFET鳍的周围。隔离单元包括隔离Fin PFET的P栅极隔离结构以及隔离Fin NFET的N栅极隔离结构。P栅极隔离结构包括延伸的P栅极隔离结构。N栅极隔离结构包括延伸的N栅极隔离结构。第一金属栅极材料的功函不同于第二金属栅极材料的功函。
[0060]在其他实施例中，描述了布局。布局包括衬底、形成在衬底中的至少两个鳍式场效应晶体管(FinFET)单元、横跨两个FinFET单元的FinFET鳍、形成在衬底上的多个栅极以及隔离第一 FinFET单元和第二 FinFET单元而没有断开FinFET鳍的隔离部件。两个FinFET单元包括第一 FinFET单元和第二 FinFET单元。FinFET包括正电荷FinFET (Fin PFET)和负电荷FinFET(Fin NFET)。隔离单元包括隔离Fin PFET的P栅极隔离结构、N阱隔离结构或N+隔离结构或它们的组合以及隔离Fin NFET的N栅极隔离结构、P阱隔离结构、P+隔离结构或它们的组合。
[0061]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【权利要求】
1.一种布局，包括: 至少两个鳍式场效应晶体管(FinFET)单元，所述至少两个FinFET单元包括第一FinFET单元和第二 FinFET单元； FinFET鳍,被设计成横跨这两个FinFET单元,所述FinFET鳍包括正电荷FinFET (FinPFET)鳍和负电荷 FinFET (Fin NFET)鳍； 多个栅极，形成在部分所述FinFET鳍的上方；以及 隔离单元，形成在所述第一 FinFET单元和所述第二 FinFET单元之间，所述隔离单元隔离所述第一 FinFET单元和所述第二 FinFET单元而没有断开所述FinFET鳍。
2.根据权利要求1所述的布局，其中，所述第一FinFET单元包括位于所述FinFET鳍周围的至少一个栅极。
3.根据权利要求1所述的布局，其中，所述第二FinFET单元包括位于所述FinFET鳍周围的至少一个栅极。
4.根据权利要求1所述的布局，其中，所述隔离单元包括形成在所述FinPFET鳍中的PFET隔离结构。
5.根据权利要求4所述的布局，进一步包括连接形成在所述衬底中的一个接触件的至少一个P栅极隔离结构；以及 延伸的P栅极隔离结构；或者 进一步包括至少一个N阱隔离结构；或者 至少一个N+隔离结构。`
6.根据权利要求1所述的布局，其中，所述隔离单元包括形成在所述FinNFET鳍中的NFET隔离结构。
7.根据权利要求6所述的布局，进一步包括连接形成在所述衬底中的一个接触件的至少一个N栅极隔离结构；以及 进一步包括延伸的N栅极隔离结构。
8.根据权利要求6所述的布局，进一步包括至少一个P阱隔离结构；或者 进一步包括至少一个P+隔离结构。
9.一种布局,包括: 至少两个鳍式场效应晶体管(FinFET)单元，所述至少两个FinFET单元包括第一FinFET单元和第二 FinFET单元； FinFET鳍，被设计成横跨这两个FinFET单元，所述FinFET鳍包括包含第一金属栅极材料的正电荷FinFET (Fin PFET)鳍和包含第二金属栅极材料的负电荷FinFET (Fin NFET)鳍； 多个栅极，形成在部分所述FinFET鳍的周围；以及 隔离单元，形成在所述第一 FinFET单元和所述第二 FinFET单元之间，所述隔离单元隔离所述第一 FinFET单元和所述第二 FinFET单元而没有断开所述FinFET鳍。
10.一种布局,包括: 第一鳍式场效应晶体管(FinFET)单元和第二 FinFET单元； FinFET鳍，横跨所述第一 FinFET单元和所述第二 FinFET单元，所述FinFET鳍包括正电荷 FinFET (Fin PFET)鳍和负电荷 FinFET (Fin NFET)鳍；多个栅极，形成在部分所述FinFET鳍的上方；以及 隔离单元，隔离所述第一 FinFET单元和所述第二 FinFET单元而没有断开所述FinFET鳍。
【文档编号】H01L29/78GK103681652SQ201210573123
【公开日】2014年3月26日 申请日期:2012年12月25日 优先权日:2012年8月31日
【发明者】戈本·多恩伯斯, 马克·范·达尔 申请人:台湾积体电路制造股份有限公司