专利名称：用于制造受应力的mos器件的方法
技术领域：
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本发明大体上系关于制造半导体器件之方法，且详言之系关于制 造受应力之MOS器件之方法。
背景技术：
大多数之现代积体电路(IC)，系藉由使用复数个互连之场效晶体管 (FET)，亦称之为金属氧化物半导体场效晶体管(MOSFET)或简称MOS 晶体管，而实施。MOS晶体管包括栅极电极，其作为控制电极并分隔 开源极电极和漏极电极(于其间能流过电流)。施加到该栅极电极之控制 电压控制流经该源极电极和漏极电极间之沟道之电流。
MOS晶体管，相对于双极(bipolar)晶体管，而为多数载子器件 (majority carrier device)。 MOS晶体管之增益(gain)，其通常由互导 (transconductance)(gtn)所定义，正比于晶体管沟道中多数载子之移动率 (mobility)。 MOS晶体管之电流载送能力系正比于移动率乘上沟道宽度 除以沟道长度(gmW/1)。 MOS晶体管通常制造于具结晶表面方向(IOO) 之硅衬底上，其对硅技术而言为习知的。对于此方向及许多其他的方 向，可藉由施加压縮纵向应力于沟道，而增加为于P沟道MOS晶体管 中多数载子之电洞的移动率。然而，此种压縮纵向应力减少为于N沟 道MOS晶体管中多数载子之电子的移动率。压縮纵向应力能藉由埋置 譬如假晶的(pseudomorphic)SiGe之扩展材料于硅衬底中于晶体管沟道 之端部，而施加于MOS晶体管之沟道[例如，参看IEEE电子器件文献 v.25， 2004年第4号第191页(IEEE Electron Device Letters v.25, No 4, p.191, 2004)]。 SiGe晶体(crystal)之晶格常数大于Si晶体之晶格常数， 而结果埋置SiGe之存在造成硅基块(matrix)之变形。不幸的是，目前藉 由埋置扩展材料以增加载子移动率之技术不能以相同之方式应用于P 沟道和N沟道MOS晶体管两者，这是因为用来改进电洞移动率之压 縮纵向应力不利于电子移动率。同时，目前的技术仅利用藉由纵向应力使载子移动率增强之现象，而忽略了亦影响移动率之横向应力。
因此，希望提供同时利用纵向和横向应力来制造受应力之MOS器
件之方法。此外，希望提供制造改进N沟道和P沟道器件两者之载子 移动率之受应力之MOS器件之方法。再者，由后续之详细说明和所附 之申请专利范围，结合伴随之图式和上述技术领域和先前技术，本发 明之其他之希望特征和特性将变得清楚。
发明内容
本发明提供在半导体衬底中和上制造受应力之MOS器件之方法。 本方法包括下列步骤在半导体衬底中和上形成复数个平行之MOS晶 体管，该复数个平行MOS晶体管具有结合之源极区域、结合之漏极区 域、和共同栅极电极。第一凹槽蚀刻入半导体衬底于结合之源极区域， 和第二凹槽蚀刻入半导体衬底于结合之漏极区域。选择性地生长具有 晶格常数大于半导体衬底之晶格常数的应力引发半导体材料于该第一 和第二沟槽中。
结合下列图式而于上说明本发明，其中相似的元件符号表示相似 的元件，以及其中
图1和第4至8图显示依照本发明之各种实施例之受应力之MOS 器件及其制造方法之剖面图；以及
第2和3图示意地显示于制造阶k之受应力之MOS器件之部分之 平面图。
具体实施例方式
下列之详细说明仅为例示性质，并不意欲限制本发明或本发明之 应用和使用。再者，并不意欲由呈现于前面技术领域、先前技术、发 明内容或下列详细说明中所表示或暗示之任何理论而限定本发明。
于典型互补MOS(CMOS)积体电路中，高性能P沟道MOS晶体管 与N沟道MOS晶体管各具有相当宽的沟道宽度以提供充分的驱动电 流。此等晶体管之沟道宽度在lym之量级(order)，而源极和漏极区域之沟道长度和深度小于大约0.1 11 m。若具有与源极和漏极区域相同之 大小量级之厚度之应力引发材料埋置于沟道的端部，则此种应力引发 材料能沿着沟道施加纵向应力，但是在施加横向应力于沟道方面相对 无效。可注意到横向应力仅在沟道的边缘被引发，而此等应力于沟道 内传播至仅与应力引发材料之厚度之大小量级相同之距离。结果，高 横向应力仅在沟道之小部分被引发，'而对于器件性能有微不足道的效
果(little effect)。依照本发明之实施例，此问题藉由用复数个平行耦接 之窄沟道MOS晶体管取代宽沟道MOS晶体管而加以克服。具有埋置 于沟道端部之应力引发材料之窄沟道MOS晶体管受到跨于整个沟道 区域之压縮纵向应力和伸张横向应力两者。压縮纵向应力增加于沟道 中之电洞移动率并减少电子移动率，而伸张横向应力增加于沟道中之 电洞移动率和电子移动率。
第1至8图显示依照本发明之各种实施例之受应力之MOS器件 30和制造此种MOS器件之方法步骤。于此例示实施例中，仅显示的 受应力之MOS器件30之部分为单一 P沟道MOS晶体管32和单一 N 沟道MOS晶体管34。从譬如器件30之受应力之MOS器件所形成之 积体电路可包括大量之此等晶体管。虽然显示了互补MOS晶体管，但 是本发明亦可应用于仅包括P沟道MOS晶体管之器件。
于制造MOS晶体管之各种步骤为已知，因此为了简洁之目的，许 多习知的步骤于此将仅简短描述、或将其整个省略而不提供己知制程 之细节。虽然术语"MOS器件"适当地指具有金属栅极电极和氧化物 栅极绝缘体之器件，但是该术语将用于全文中来指任何包括位于栅极 绝缘体(不管是否为氧化物或其他的绝缘体)之上之导电栅极电极(不管 是否为金属或其他的导电金属)之半导体器件，该栅极绝缘体则位于半 导体衬底之上。
如图1中所显示，依照本发明之实施例之受应力之MOS器件30 之制造开始于提供半导体衬底36。半导体衬底较佳是单晶硅衬底，其 中此处所用之术语"硅衬底"包含一般用于半导体工业之相对纯之硅 材料。硅衬底36可以是大块(bulk)硅晶片、或是于绝缘层上之硅薄层(通 常已知为绝缘体上覆硅(silicon-on-insulator)或SOI)，该绝缘层则由硅载 件晶片所支持，但是此处所显示为大块硅晶片(不以此为限)。较佳地，硅晶片具有(100)或(110)方向(orientation)。硅晶片之一部分38被掺杂有 N型杂质掺杂物(N井)，而另一部分40被掺杂有P型杂质掺杂物(P井)。 N井和P井能例如藉由离子注入而被掺杂成适当的导电率 (conductivity)。形成浅沟槽隔离(STI)42以电隔离N井与P井之间，并 隔离周围必须被电隔离之个别器件。STI界定用来形成P沟道MOS晶 体管32之有源区域44，和用来形成N沟道MOS晶体管34之有源区 域46。如己知的，有许多方法可用来形成STI，因此不须详细描述该 方法。 一般而言，STI包括蚀刻入半导体衬底表面之浅沟槽，且该浅沟 槽被填充有绝缘材料。于浅沟槽被填充有绝缘材料后，该表面通常被 平坦化，例如，藉由化学机械平坦法(CMP)。 二个井和STI显示于图1 之剖面图和图2之上视图。
依照本发明之实施例，P沟道晶体管32和N沟道晶体管34二者 为宽沟道MOS晶体管且二者皆施行为复数个并联耦接之窄沟道MOS 晶体管。将如下更详细说明之，P沟道晶体管32和N沟道晶体管34 各包括共同源极、共同漏极、共同栅极、和复数个在共同栅极下方从 源极延伸至漏极之平行沟道。如图3所示，P沟道MOS晶体管32之 复数个平行沟道50由形成在有源区域44之表面的复数个STI区域52 所界定。亦说明于图3中，N沟道M-OS晶体管34之复数个平行沟道 54由形成在有源区域46之表面的复数个STI区域56所界定。能与形 成STI区域42之同时形成各STI区域，或能分别形成各STI区域。如 同图2，图3显示受应力之MOS器件之上视图。复数个平行沟道较佳 地各具有大约0.1 ii m之宽度。对于各晶体管虽然仅显示了三个平行沟 道，但是对于各P沟道MOS晶体管32和N沟道MOS晶体管34而言 平行沟道的总数系选择为提供各设计来取代之单一宽沟道晶体管之相 等沟道宽度。较佳是各沟道沿着< 110 >结晶方向被定向。
栅极绝缘体层60形成在硅衬底36之表面上，包括于有源区域44 和46之表面上，如图4中所示。栅极绝缘体可以是藉由在氧化环境中 加热硅衬底而形成之热生长二氧化硅层、或者可以是譬如氧化硅、氮 化硅、譬如HfSiO之高介电常数绝缘体、等等之沉积之绝缘体。可藉 由化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、或等离子体增强 型化学气相沉积(PECVD)来沉积所沉积之绝缘体。在例示之实施例中，栅极绝缘体层为相等地沉积在STI上和硅衬底上之所沉积之绝缘体。
栅极绝缘体材料典型具有1至10奈米(nm)之厚度。依照本发明之一个 实施例，多晶硅层62沉积于栅极绝缘体层上。该多晶硅层较佳沉积为 未掺杂之多晶硅，而后续藉由离子注入而掺杂有杂质。譬如氧化硅、 氮化硅、或氧氮化硅之硬掩模材料层64能沉积在多晶硅之表面上。多 晶材料能藉由减少氢之硅垸之LPCVD而沉积至大约100 nm之厚度。 硬掩模材料亦能藉由LPCVD而沉积至大约50 nm之厚度。
硬掩模层64和下面的多晶硅层62被光学微影图案化以形成覆于 有源区44上之P沟道MOS晶体管栅极电极66和覆于有源区46上之 N沟道MOS晶体管栅极电极68，如图5中所示。栅极电极66覆于该 P沟道MOS晶体管32之复数个平行沟道50上，而栅极电极68覆于 该N沟道MOS晶体管34之复数个平行沟道54上。栅极电极66和68 亦由图3中之虚线所例示。能藉由例如于Cl或HBr/02化学之等离子 体蚀刻而蚀刻多晶硅于所希望之图案，及藉由例如于CHF3、 CF4、或 SF6化学之等离子体蚀刻而蚀刻硬掩模。依照本发明之一个实施例，于 图案化栅极电极之后，接着藉由于氧化环境中加热多晶硅而热生长氧 化硅薄层70于栅极电极66之相对侧壁72上和热生长氧化硅薄层74 于栅极电极68之相对侧壁76上。层70和74能生长至大约2至5 nm 之厚度。栅极电极66和68以及层70和74能用作为离子注入掩模以 于其中一个或二个之MOS晶体管上形成源极和漏极延伸区(未显示)。 对于形成多个源极和漏极区域之可能需要条件和方法为已知，但与本 发明并没有密切关系，因此于此处无需说明。
依照本发明之一个实施例，如图6中所显示，侧壁间隔件80分别 形成在栅极电极66和68之相对侧壁72和76上。此侧壁间隔件能藉 由沉积氮化硅、氧化硅、等等之间隔件材料层于栅极电极之上并接着 藉由例如反应性离子蚀刻来非等向性蚀刻该层而形成。侧壁间隔件80、 栅极电极66和68、于该等栅极电极之顶面上之硬掩模、和STI 42用 作为蚀刻掩模来蚀刻于硅衬底中间隔开并自行对准于P沟道栅极电极 66之沟槽82和84，以及蚀刻间隔开并自行对准于N沟道栅极电极68 之沟槽86和88。该等沟槽相交于窄平行沟道50和54之端部。沟槽能 用例如HBr/02和Cl化学之等离子体蚀刻来蚀刻。较佳是各沟槽具有与窄平行沟道50和54之宽度相同大小量级之深度。如图7中所例示，沟槽用应力引发材料层90填充。该应力引发材 料可以是能够生长于具有与硅之晶格常数不同之晶格常数之硅衬底上 之任何的假晶材料。二种并置(juxtaposed)之材料之晶格常数差异造成 于主材料(host material)中之应力。应力引发材料能够是例如具有大约 10至30原子百分比之锗之单晶硅锗(SiGe)。较佳是应力引发材料藉由 选择性生长制程而磊晶生长至与窄平行沟道50和54之宽度有相同大 小量级之厚度。以选择性方式磊晶生长这些材料于硅主体上之方法为 已知，而于此处无须说明。例如，于SiGe之情况，SiGe具有较硅之晶 格常数为大之晶格常数和具有于晶体管沟道中之压縮纵向应力。藉由 其本身，压缩纵向应力增加沟道中电洞之移动率而因此增进P沟道 MOS晶体管之性能。然而，压縮纵向应力减少于N沟道MOS晶体管 之沟道中电子之移动率。依照本发明之实施例，藉由减少P沟道MOS 晶体管32和N沟道MOS晶体管34 二者之沟道宽度，施加横向伸张 应力到晶体管之沟道，而此种应力增加电子和电洞二者的移动率。对 于P沟道MOS晶体管，除了由压縮纵向应力所引起之增加的电洞移动 率之外，伸张横向应力亦增加多数载子电洞的移动率。对于N沟道MOS 晶体管，由横向伸张应力所引起之电'子移动率之增加帮助补偿由压縮 纵向应力所引起之电子移动率之减少。因为由伸张应力所引起之电子 移动率之改进(该伸张应力则由埋置之应力弓I发材料所引起)，因此相同 的制程可以应用到P沟道晶体管和N沟道晶体管二者。因为相同的制 程能够应用到二种晶体管，因此N沟道晶体管于蚀刻和选择性生长步 骤期间不须被掩模，而因此总制程较简单、更可靠、并因而较价廉。MOS晶体管之源极和漏极区域于选择性磊晶生长期间能够用导电 率决定杂质而被部分或完全地于原位(in-sku)掺杂。此外，于应力引发 材料生长于沟槽82、 84、 86、和88后，接着注入P型导电率决定离子 于沟槽82和84中之应力引发材料中以形成P沟道MOS晶体管32之 源极区域92和漏极区域94，如图8中所示。相似情况，注入N型导 电率决定离子于沟槽86和88中之应力引发材料中以形成N沟道MOS 晶体管34之源极区域96和漏极区域98。能够用已知的步骤(未显示)，譬如沉积介电质材料层、蚀刻开口穿过介电质材料以暴露出源极和漏极区域之部分、和形成金属化延伸穿过开口以电接触源极和漏极区域，而完成受应力之MOS器件30。进一歩之层间介电质材料层、额外之互连金属化层、等等亦可应用并图 案化以达成所执行积体电路之适当的电路功能。虽然于本发明之上述详细说明中已呈现了至少一个实施范例，但 是应该了解到存在有许多之变化。亦应该了解到实施范例或诸实施范 例仅是作实例用，而并不意欲限制本发明之范围、应用性、或配置于 任何方式。而是，以上之详细说明将提供熟悉此项技术者施行本发明 之实施范例或诸实施范例之方便的路途指引。应了解到在功能和元件 的配置上可以作各种之改变而不脱离本发明提出于所附申请专利范围 中及其合法均等之范围。
权利要求
1、一种在硅衬底(36)中和硅衬底(36)上制造受应力的MOS器件(30)的方法，包括下列步骤在该硅衬底(36)上形成栅极绝缘体层(60)；沉积栅极电极材料(62)层覆盖于该栅极绝缘体层(60)上，并图案化该栅极电极(66)材料层以形成具有相对侧表面(72)的栅极电极；在该硅衬底中蚀刻第一沟槽(82)和第二沟槽(84)，该第一沟槽和该第二沟槽间隔开并自行对准于该栅极电极的该相对侧表面；在该第一沟槽(82)和该第二沟槽(84)中选择性地生长应力引发材料(90)层；离子注入导电率决定杂质离子进入于该第一沟槽(82)中的该应力引发材料(90)以形成源极区域(92)，以及进入于该第二沟槽(84)中的该应力引发材料(90)以形成漏极区域(94)；以及在该硅衬底中界定多个平行沟道区域(50)在该栅极电极(66)下方延伸于该源极区域(92)与该漏极区域(94)之间。
2、 如权利要求l所述的方法，其中该选择性地生长步骤包括外延 生长包括半导体材料的层的步骤，该半导体材料具有的晶格常数大于 硅的晶格常数。
3、 如权利要求1所述的方法，其中，界定多个平行沟道区域(50) 的该步骤包括形成多个间隔开的浅沟4曹隔离区域(52)从该源极区域(92)延伸至该漏极区域(94)的步骤。
4、 一种在硅衬底(36)中和硅衬底(36)上制造受应力的MOS 器件(30)的方法，包括下列各步骤在该硅衬底中形成隔离结构(42)以界定第一区域(44)和第 二区域(46);在该硅衬底中该第一区域(44)中形成第一多个平行隔离结构(52)，以界定多个P沟道(50);在该硅衬底中该第二区域(46)中形成第二多个平行隔离结构 (56)，以界定多个N沟道(54);形成具有第一相对侧(72)的第一栅极电极(66)覆盖于该多 个P沟道上，和具有第二相对侧(.96)的第二栅极电极(68)覆盖 于该第二多个N沟道上；蚀刻第一沟槽(82)和第二沟槽(84)进入该硅表面并与该第 一栅极电极(66)的该第一相对侧(72)之间隔开，该第一沟槽和 第二沟槽与该多个P沟道(50)相交；蚀刻第三沟槽(86)和第四沟槽(88)进入该硅表面并与该第 二栅极电极(68)的该第二相对侧(76)之间隔开，该第三沟槽和 第四沟槽与该多个N沟道(54)相交；选择性地生长应力引发材料(90)于该第一沟槽(82)和第二 沟槽(84)中和于该第三沟槽(86)和第四沟槽(88)中；离子注入P型导电率决定杂质离子进入该第一沟槽(82)中的 该应力引发材料(90)以形成P型源极区域(92)，和进入该第二沟 槽(84)中的该应力引发材料(90)以形成P型漏极区域(94);以 及离子注入N型导电率决定杂质离子进入该第三沟槽(86)中的 该应力引发材料(90)以形成N型源极区域(96)，和进入该第四沟 槽(88)中的该应力引发材料以形成N型漏极区域(98)。
5、 如权利要求4所述的方法，其中，选择性地生长应力引发材料 (90)的该步骤包括外延生长SiGe层的步骤。
6、 一种在半导体衬底(36)中和半导体衬底(36)上制造受应力 的MOS器件(30)的方法，包括下列步骤在该半导体衬底中和半导体衬底上形成多个平行的MOS晶体 管，该多个平行的MOS晶体管具有共同源极区域(92)、共同漏极 区域(94)、和共同栅极电极(66);在该半导体衬底中该共同源极区域(92)中蚀刻第一沟槽(82)，和在该共同漏极区域(94)中蚀刻第二沟槽(84);以及选择性地生长晶格与在该第一沟槽中和在该第二沟槽中的该半 导体衬底不匹配的应力引发半导体材料(90)。
7、 如权利要求6所述的方法，其中，形成多个平行的MOS晶体 管的步骤包括形成各具有预定宽度的沟道(50)的多个平行的MOS晶 体管的步骤。
8、 如权利要求7所述的方法，其中，该选择性地生长步骤包括选 择性地生长具有厚度与该预定宽度的量级相同的半导体材料(90)层 的步骤。
9、 如权利要求6所述的方法，其中，该选择性地生长步骤包括外 延生长包括SiGe的层的步骤。
10、 如权利要求6所述的方法，其中，形成多个平行的MOS晶体 管的该步骤包括下列步骤.-形成浅沟槽隔离结构(42)以界定有源区域(44);以及 将该有源区域(44)划分成共同源极区域(82)、共同漏极区域 (84)、和多个平行的沟道区域(50)。
全文摘要
本发明提供制造受应力的MOS器件(stressed MOS device)(30)的方法。该方法包括在半导体衬底(36)中和上形成复数个平行之MOS晶体管之步骤。平行MOS晶体管具有共同源极(92)区域、共同漏极(94)区域、和共同栅极电极(gate electrode)(66)。第一沟槽(82)蚀刻入衬底于共同源极区域，和第二沟槽(84)蚀刻入衬底于共同漏极区域。选择性地生长具有与半导体衬底不匹配之晶格(crystal lattice)之应力引发(stress inducing)半导体材料(90)于第一和第二沟槽中。应力引发材料之生长产生在MOS器件沟道(50)中之压缩(compressive)纵向应力和伸张(tensile)横向应力，其增强P沟道MOS晶体管之驱动电流。由压缩应力成分所引起之N沟道MOS晶体管之驱动电流的减少系由伸张应力成分所补偿(offset)。
文档编号H01L21/336GK101233605SQ200680027636
公开日2008年7月30日 申请日期2006年7月20日 优先权日2005年7月27日
发明者A·苏丹, I·佩多斯, M·M·佩莱拉 申请人:先进微装置公司