通过双图案化和填充技术来形成不同金属材料的平行导线的方法
【技术领域】
[0001]本公开内容涉及通过双图案化和填充技术来形成不同金属材料的平行导线的方法。
【背景技术】
[0002]随着集成电路的特征缩放(尤其是具有低于50nm的临界尺寸)以及功率密度增加，电迀移变得相对较为突出。电迀移被理解为由于导体中的离子的移动而引起的材料的传输。电迀移可能引起在互连线中形成小丘或孔隙，并且可能最终导致电路的可靠性降低或故障。为了减少电迀移以及其它压力引发的故障，持续探索难熔金属以用于互连线制造。然而，难熔金属呈现出增大的体电阻率，这负面地影响了观察到的电阻。
[0003]此外，随着特征尺寸下降，互连线延迟可能超过门延迟并形成总的器件延迟的相对大的部分。互连线延迟被理解为至少部分地由电阻-电容延迟造成。电阻-电容延迟(或者RC延迟)被理解为随着电阻而变化并随着绝缘体电容而变化的信号传播的延迟，电阻又部分地取决于金属线成分的体电阻率，绝缘体电容部分地取决于层间电介质的电容率。呈现相对较低的体电阻率的材料通常更易于发生电迀移。
[0004]因此，随着特征尺寸持续减小，在互连线的设计中仍然存在改进的空间，在某些实例中，互连线的设计具有对互连线延迟以及针对各种压力(例如引起电迀移和热机械故障的那些压力)的电阻的强调。
【附图说明】
[0005]本公开内容的以上所提及的特征和其它特征，以及获得这些特征的方式通过参照对在本文中结合附图所描述的实施例的以下描述而会变得更显而易见并得到更好的理解，其中:
[0006]图1例示了包括由不同材料形成的多条导线的电介质层的实施例的顶部横截面透视图，其中，第一材料的导线趋向于与第二材料的导线平行；
[0007]图2例示了包括由不同材料形成的多条导线的第一电介质层、以及包括用于连接第一材料的导线中的一条导线的过孔和用于连接第二材料的导线中的一条导线的过孔的第二电介质层的实施例的横截面视图。
[0008]图3例示了使用光刻在电介质层中形成第一材料的导线和第二材料的导线的方法的实施例的流程图；
[0009]图4a到图4h例示了根据图3中示出的方法的电介质层中的导线形成的实施例，其中，图4a例示了用于在第一电介质层中形成沟槽的经图案化的抗蚀剂；图4b例示了在电介质层中所形成的第一组沟槽；图4c例示了在第一组沟槽中沉积的第一导线材料和覆盖层；图4d例示了在对覆盖层平坦化之后的第一组导线；图4e例示了用于第二组沟槽的经图案化的抗蚀剂；图4f例示了在电介质层中形成的用于第二组导线的第二组沟槽；图4g例示了在第二组沟槽中沉积的包括覆盖层的第二导线材料;图4h例示了具有去除覆盖层之后的第二组导线以及第一组导线的电介质层；
[0010]图5例示了使用基于间隔体的间距划分来在电介质层中形成第一材料和第二材料的导线的方法的实施例的流程图；
[0011]图6a到图6k例示了根据图5中示出的方法的电介质层中的导线形成的实施例，其中，图6a例示了经图案化的抗蚀剂；图6b例示了在经图案化的抗蚀剂之上形成的第一间隔体层；图6c例示了去除间隔体层的部分以在经图案化的抗蚀剂的任一侧上形成间隔体；图6d例示了在去除经图案化的抗蚀剂之后的第一组间隔体；图6e例示了由牺牲硬掩模形成的骨干；图6f例示了第二间隔体层；图6g例示了第二组间隔体；图6h例示了在第一层电介质中形成的沟槽；图6i例示了在电介质层中沉积的第一导线材料；图6j例示了在去除第一导线材料的覆盖层、形成第一组导线、去除骨干、以及蚀刻电介质层之后形成第二组沟槽；以及图6k例示了在沉积第二材料以及去除第二材料的覆盖层之后在第二组沟槽中形成的第二组导线；
[0012]图7例示了在第二电介质层中形成过孔以用于连接第一电介质层中的导线的实施例的方法；
[0013]图8a到图8h例示了根据图7中例示的方法的导线和硬掩模形成的实施例，其中，图8a例示了在第一硬掩模和第一电介质层中形成的第一组沟槽;图8b例示了在第一组沟槽中形成的第一组导线；图8c例示了在导线上方的沟槽中形成的凹陷；图8d例示了在第一组导线之上的凹陷中沉积的第二硬掩模;图8e例示了在第一硬掩模和第一电介质层中形成的第二组沟槽；图8f例示了在第二组沟槽中形成的第二组导线；图8g例示了在第二组导线上方的第二组沟槽中形成的第二组凹陷；图8h例示了在第二组凹陷中的第二组导线之上形成的第三硬掩模；
[00?4]图9a到图9e例示了根据图7中例示的方法的过孔形成的实施例，其中，图9a例示了在第一、第二以及第三硬掩模之上沉积的第二电介质层；图9b例示了在第二电介质层中形成的开口以及在第二硬掩模中形成的开口；图9c例示了在第二电介质层和第二硬掩模中形成的开口中所形成的过孔；图9d例示了在第二电介质层中形成的开口以及在第三硬掩模中形成的开口；并且图9e例示了在第二电介质层和第三硬掩模中的开口中所形成的过孔。
【具体实施方式】
[0015]本公开内容涉及通过双图案化和填充技术来在电介质层中形成不同金属材料的平行导线的方法以及通过这种方法所形成的器件。该方法适用于呈现出50nm或更小的节点大小(例如在5nm到50nm的范围内，包括5nm至20nm、12nm、8nm、等等)的器件。然而，该方法也可以适用于具有较大节点大小的的器件。具体来说，本公开内容提供了包括具有表面的至少一个电介质层的层间电介质。在电介质层的表面中形成不同材料的导线。在为层间电介质中的导线提供多种材料时，可以基于诸如导线意图运送的电力的量以及可以通过导线传送信号的期望的速度之类的因素来选择导线材料性质。因此，在提供包括如在本文中所公开的由不同材料形成的导线的电介质层时，可以基于导线的期望功能来选择导线材料。例如，电力运送导线由呈现相对低的电迀移的材料形成，而信号运送导线由呈现相对低的电阻率的材料形成。
[0016]再次，电迀移被理解为由于导线中的离子的运动而引起的材料的传输。电迀移可能引起在互连线中形成小丘或孔隙，并且可能最终导致电路的可靠性降低或故障。为了减少电迀移以及其它压力引发的故障，持续探索难熔金属以用于互连线制造。然而，难熔金属呈现出增大的体电阻率，这负面地影响了观察到的电阻，增加了电阻-电容(RC)延迟。电阻-电容延迟(或者RC延迟)被理解为随着1)电阻(其又部分地依赖于金属线成分的电阻率)以及2)绝缘体电容(其部分地依赖于层间电介质的电容率)而变化的信号传播的延迟。因此，呈现相对较低的电迀移的材料可能由于互连线延迟而并不适合于信号运送连接。同样，反之亦然，呈现相对较低的体电阻率的材料趋向于相对较易于发生电迀移。
[0017]图1例示了具有表面102的电介质层100的实施例，在表面102中，定义了包括第一沟槽104和第二沟槽106的若干沟槽，这些沟槽可以形成例如金属化层。在沟槽中提供了导线。第一组沟槽104包括第一材料108的导线并且第二组沟槽106包括第二材料110的导线。尽管例示了由两种材料形成的导线，但可以形成多于两种材料的导线，例如三种材料或四种材料的导线。可选地，取决于对例如导线材料和电介质层100材料的选择，在沉积导线108、110之前在沟槽104、106内沉积扩散屏障(barrier)、粘附层、或者两者(由112表示)。
[0018]在另外的实施例(例如在图2中例示的)中，在第一电介质层100之上沉积附加的电介质层，例如第二电介质层114。在第二电介质层中形成过孔116、118。在实施例中，过孔由呈现出与过孔所接触的导线的材料类似的体电阻率、电迀移特性、或者两者的材料形成。在示例中，过孔由与其所接触的导线的材料相同的材料形成。在这样的示例中，过孔116由与导线108相同的材料形成并且过孔118由与导线110相同的材料形成。硬掩模层120(包括一种或多种硬掩模材料)存在于第一电介质层100与第二电介质层114之间。此外，在示例中，在过孔开口的壁上存在扩散屏障、粘附层或两者(再次由112表示)。
[0019]一个或多个电介质层100、114包括电介质材料。电介质材料被理解为是绝缘体但一旦施加了电场便发生极化的材料。在实施例中，电介质包括低k电介质，也就是说，介电常数低于3.9( S卩，二氧化硅的介电常数)，包括从1.5至3.8的所有值和范围(例如1.7、1.9、2.1、2.8、2.7、等等)的材料。可以从中选择电介质材料的非限