一种半导体器件及其制作方法和电子装置的制造方法
【专利摘要】本发明提供一种半导体器件及其制作方法和电子装置，所述半导体器件包括：第一基板，所述第一基板包括第一金属互连结构和第一键合层；第二基板，所述第二基板包括第二金属互连结构、保护层，及位于第二金属互连结构一侧的硅通孔，还包括位于所述硅通孔侧壁和底部的绝缘层、所述绝缘层上的扩散阻挡层、位于所述扩散阻挡层表面的金属互连层、以及位于所述第二基板正面的保护层上的第二键合层，其中，所述绝缘层、扩散阻挡层、金属互连层的总厚度小于所述硅通孔的半径；所述第二基板正面的第二键合层表面与所述第一基板的第一键合层表面相键合，并在所述硅通孔内形成有空隙。本发明的半导体器件，散热性能好，并保证了硅通孔的导电性能。
【专利说明】
一种半导体器件及其制作方法和电子装置
技术领域
[0001]本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法和电子
目.0
【背景技术】
[0002]为适应集成电路高密度小型化的要求，芯片堆叠技术已经成为集成电路发展的趋势。用3D封装技术制造的元器件，高的组装密度在使得器件的功率密度提高的同时，必然会引起封装单位体积容纳的热量增加。一般情况下，由焦耳热引起的高温往往会大大降低集成电路器件的性能/可靠性。器件的工作温度升高，失效率也会增加。不合理的热设计将会诱发一系列的可靠性问题，如出现局部过热，温度分布不均等。因此，采用3D封装技术制造元器件，就必须认真考虑封装体的散热问题。
[0003]现有技术公开了一种用于3-D封装的空气通道互连结构，提出了一种在芯片堆叠结构中增加空气通道互连结构的方法，来将封装体中的热量从芯片内部移除。然而这种方法存在的缺点是空气通道不导电，会显著降低互连结构的RC延迟性能。
[0004]因此，有必要提出一种新的结构及制作方法，以解决现有技术的不足。
【发明内容】
[0005]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]为了克服目前存在的问题，本发明一个实施例中提供一种半导体器件，其特征在于，包括:
[0007]第一基板，位于所述第一基板表面的第一金属互连结构，位于所述第一基板表面的第一键合层，且所述第一键合层暴露出部分所述第一金属互连结构；
[0008]第二基板，所述第二基板包括位于所述第二基板的正面的第二金属互连结构，位于所述第二基板正面的保护层，且所述保护层暴露部分所述第二金属互连结构，位于所述第二基板正面，且位于第二金属互连结构一侧的硅通孔，还包括位于所述硅通孔侧壁和底部的绝缘层，以及
[0009]位于所述暴露出的第二金属互连结构、部分所述第二基板的正面和所述绝缘层上的扩散阻挡层，位于所述扩散阻挡层表面的金属互连层，以及位于所述第二基板正面的保护层上的第二键合层，所述第二键合层暴露位于所述第二基板表面上的金属互连层，其中，所述绝缘层、扩散阻挡层、金属互连层的总厚度小于所述硅通孔的半径；
[0010]所述第二基板正面的第二键合层表面与所述第一基板的第一键合层表面相键合，所述硅通孔与暴露出的所述第一金属互连结构相对应，所述金属互连层分别与所述第一金属互连结构和第二金属互连结构电学连接，并在所述硅通孔内形成有空隙。
[0011]进一步，所述金属互连层的材料为钨或铝或铜。
[0012]进一步，所述第一基板内形成有第一半导体器件，所述第一半导体器件与所述第一金属互连结构电学连接。
[0013]进一步，所述第二基板内形成有第二半导体器件，所述第二半导体器件与所述第二金属互连结构电学连接。
[0014]进一步，所述第二键合层还覆盖所述硅通孔内的金属互连层。
[0015]进一步，所述绝缘层、扩散阻挡层、金属互连层和所述硅通孔内的第二键合层的总厚度小于所述硅通孔的半径。
[0016]进一步，所述硅通孔内的第二键合层、金属互连层、扩散阻挡层和绝缘层的总厚度小于2 μ m0
[0017]进一步，所述娃通孔的直径范围为5?15 μπι。
[0018]本发明另一实施例中提供一种半导体器件的制作方法，包括:
[0019]提供第一基板和第二基板，其中，
[0020]在所述第一基板部分表面上形成有第一金属互连结构，以及形成在所述第一基板表面的第一键合层，且所述第一键合层暴露出部分所述第一金属互连结构，以及
[0021]在所述第二基板正面形成有第二金属互连结构，以及覆盖所述第二金属互连结构的保护层；
[0022]对所述保护层和部分第二基板的正面进行刻蚀形成硅通孔；
[0023]在所述硅通孔的侧壁和底部形成绝缘层；
[0024]减薄所述保护层，直到暴露部分所述第二金属互连结构表面；
[0025]在所述绝缘层、部分所述保护层和暴露出的第二金属互连结构表面形成扩散阻挡层；
[0026]在所述扩散阻挡层表面上形成金属互连层，其中所述绝缘层、扩散阻挡层、金属互连层的总厚度小于所述硅通孔的半径；
[0027]在所述保护层表面上形成第二键合层，所述第二键合层的顶面与所述金属互连层的顶面齐平；
[0028]将所述第二基板上的第二键合层与所述第一基板的第一键合层进行键合，并使所述暴露的金属互连层的表面与所述第一金属互连结构对应，在所述硅通孔内形成空隙。
[0029]进一步，所述第二键合层还覆盖所述硅通孔内的金属互连层，其中，所述绝缘层、扩散阻挡层、金属互连层和所述硅通孔内的第二键合层的总厚度小于所述硅通孔的半径。
[0030]进一步，采用深反应离子刻蚀工艺或博世工艺形成所述硅通孔。
[0031]进一步，形成所述第二键合层的方法包括以下步骤:
[0032]在所述金属互连层和所述暴露的保护层的表面上沉积形成第二键合材料层；
[0033]执行化学机械研磨步骤，直到暴露部分所述金属互连层的表面。
[0034]进一步，所述第一键合层和所述第二键合层的材料为氧化硅。
[0035]进一步，所述键合工艺为氧化娃恪融键合。
[0036]进一步，所述金属互连层的形成工艺包括溅射、等离子体物理气相沉积、高密度等离子体化学气相沉积、低压化学气相沉积或原子层沉积。
[0037]进一步，所述第一基板内形成有第一半导体器件，所述第一半导体器件与所述第一金属互连结构电学连接；所述第二基板内形成有第二半导体器件，所述第二半导体器件与所述第二金属互连结构电学连接。
[0038]进一步，减薄所述保护层的方法为化学机械研磨或刻蚀方法。
[0039]本发明实施例三提供一种电子装置，包括前述的半导体器件。
[0040]综上所述，根据本发明的制作方法，在两个键合的基板之间形成具有空隙的硅通孔，该空隙可以利用空气将器件中半导体衬底内产生的热量传递出去，提升了器件的散热性能，同时硅通孔还可将键合的基板的金属互连结构电学连接，保证其导电性能。
【附图说明】
[0041]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0042]附图中:
[0043]图1A-图1I示出了根据本发明的半导体器件的制作方法依次实施所获得器件的剖面示意图；
[0044]图2示出了根据本发明的半导体器件的制作方法依次实施的工艺流程图。
【具体实施方式】
[0045]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0046]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0047]应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接至IJ”或“耦合至IJ”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接至IJ”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0048]空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0049]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0050]为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0051]实施例一
[0052]下面，将参照图1A-图1I及图2对本发明的半导体器件的制作方法做详细描述。
[0053]首先，参考图1H，提供第一基板10，所述第一基板10内具有第一半导体器件101，在所述第一基板10部分表面上形成有第一金属互连结构104，以及形成在所述第一基板10表面的第一键合层103，且所述第一键合层103暴露出部分所述第一金属互连结构104。
[0054]所述第一基板10包括第一半导体衬底100，位于第一半导体衬底100上的第一半导体器件101，覆盖所述第一半导体器件101、第一半导体衬底100表面的层间介电层(未示出)，位于所述层间介电层内的互连结构102。
[0055]示例性地，所述第一半导体衬底100可以为硅衬底、锗衬底、绝缘体上硅衬底、玻璃衬底中的一种，本实施例中，所述第一半导体衬底100为硅衬底。所述第一半导体器件101可以为MOS晶体管、二极管、存储器、电容、电阻、电感中的一种或几种。本实施例中，以一个MOS晶体管作为第一半导体器件101来对本发明进行示例性说明。
[0056]所述层间介电层包括一层或多层介质层，所述一层或多层介质层内具有互连结构102，所述互连结构102包括金属层和位于相邻金属层之间的导电插塞，利用所述互连结构102将所述第一半导体器件101与第一金属互连结构104电学连接。
[0057]所述第一金属互连结构104可以只包括金属互连层，也可以为金属互连层与导电插塞的组合。所述第一金属互连结构104的材料可以为本领域技术人员熟知的任何适用的金属材料，例如铜、铝、钨等。本实施例中，所述第一金属互连结构104仅包括一层金属互连层，所述第一金属互连结构104与互连结构102电学连接。
[0058]所述第一键合层104的材料为氧化硅、氮化硅或氮氧化硅等，所述第一键合层104用于保护第一金属互连结构104免受外界的干扰。在本实施例中，所述第一键合层104的材料为氧化硅。用于后续需要在第一键合层104表面与第二基板进行键合，当采用直接键合工艺将所述第一键合层104表面与第二基板进行键合时，由于第二基板的键合面的材料多为氧化硅，因此，可实现氧化硅-氧化硅键合，工艺成熟，可以降低成本。
[0059]参考图1A，提供第二基板20，所述第二基板20内形成有第二半导体器件201，在所述第二基板20正面形成有第二金属互连结构203，所述第二金属互连结构203与所述第二半导体器件201电学连接，在第二基板20正面形成有覆盖所述第二金属互连结构203的保护层。
[0060]进一步地，所述第二基板20还包括第二半导体衬底200，位于第二半导体衬底200表面的第二半导体器件201，覆盖所述第二半导体器件201、第二半导体衬底200表面的层间介电层202，位于所述层间介电层202内的部分第二金属互连结构203。
[0061]示例性地，所述第二半导体衬底200可以为硅衬底、锗衬底、绝缘体上硅衬底、玻璃衬底中的一种，本实施例中，所述第二半导体衬底200为硅衬底。所述第二半导体器件201可以为MOS晶体管、二极管、存储器、电容、电阻、电感中的一种或几种。本实施例中，以一个MOS晶体管作为第二半导体器件201来对本发明进行示例性说明。
[0062]所述层间介电层202包括一层或多层介质层，所述一层或多层介质层内具有部分第二金属互连结构203，所述第二金属互连结构203包括金属层和位于相邻金属层之间的导电插塞，利用第二金属互连结构203将所述第二半导体器件201与之后的硅通孔内的金属互连层电学连接。
[0063]示例性地，位于所述第二基板正面的部分第二金属互连结构203可以只包括金属互连层，也可以为金属互连层与导电插塞的组合。所述第二金属互连结构203的材料可以为本领域技术人员熟知的任何适用的金属材料，例如铜、铝、钨等。本实施例中，第二金属互连结构203与之后形成硅通孔中的金属互连层电学连接。
[0064]所述保护层204的材料为氧化硅、氮化硅或氮氧化硅等，所述保护层204用于保护第二金属互连结构203免受外界的干扰。在本实施例中，所述保护层204的材料为氧化硅。
[0065]参考图1B，对所述保护层204和部分第二基板20的正面进行刻蚀形成硅通孔
205。
[0066]在本实施例中，利用深反应离子刻蚀(DRIE)工艺对所述保护层204和部分第二基板20进行刻蚀，形成娃通孔205，所述娃通孔205的直径范围为5 μ m?15 μ m。所述刻蚀停止于所述第二基板20内，并未贯穿整个第二基板20。
[0067]在其他示例中，形成所述硅通孔的工艺还可以为其它任何适合的工艺，例如博世(Bosch)工艺等。
[0068]参考图1C，在所述硅通孔205的侧壁和底部、以及保护层204表面形成绝缘层
206。
[0069]示例性地，所述绝缘层206的材料为氧化硅，形成所述绝缘层206的方法可以为等离子体增强化学气相沉积、低压化学气相沉积工艺、高密度等离子体化学气相沉积工艺等，由于上述沉积工艺具有较佳的台阶覆盖能力，可以在较大深宽比的硅通孔内形成绝缘层。
[0070]参考图1D，减薄所述保护层204，直到暴露部分所述第二金属互连结构203表面；[0071 ] 较佳地，减薄所述保护层的方法可以为化学机械研磨或刻蚀方法。在一个示例中，通过刻蚀工艺，先对位于保护层204表面上的绝缘层206进行刻蚀，在刻蚀所述保护层204，直到暴露部分所述第二金属互连结构203的表面。
[0072]在其他示例中，也可采用化学机械研磨的方法，实现去除位于保护层204上的绝缘层206，和对保护层204进行减薄，直到暴露部分所述第二金属互连结构203的表面。
[0073]经过上述步骤，还使得只在硅通孔205的侧壁和底部形成有绝缘层206。
[0074]参考图1E，在所述绝缘层206、所述保护层204和暴露出的第二金属互连结构204表面形成扩散阻挡层207，在所述扩散阻挡层207表面上形成金属互连层208，其中所述绝缘层206、扩散阻挡层207、金属互连层208的总厚度小于所述硅通孔205的半径。
[0075]扩散阻挡层207可能为一含硅层、一含碳层、一含氮层、一含氢层或一金属或金属化合物层。金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。扩散阻挡层207借由如物理气相沉积、原子层沉积、旋转涂布(spin-on)沉积或其它适当方法的制程所形成。扩散阻挡层207可于介于-40?400°C的温度与约介于0.1?100毫托(mTorr)的压力下形成。此外，扩散阻挡层207亦可能包括多个膜层。所述扩散阻挡层207用于防止之后硅通孔中的金属互连层中的金属扩散到第二基板20中ο
[0076]金属互连层208的材料可以为钨或铝或铜等金属材料，可通过低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它先进的沉积技术形成。较佳地，金属互连层208的材料为钨材料。
[0077]本实施例中，金属互连层208部分填充所述硅通孔205，以使得所述绝缘层206、扩散阻挡层207、金属互连层208的总厚度小于所述硅通孔205的半径，在硅通孔中留有空隙。
[0078]参考图1F，去除部分扩散阻挡层207和金属互连层208，暴露部分所述保护层204的表面。可采用本领域技术人员熟知的任何方法进行所述去除工艺，例如干法刻蚀或湿法刻蚀等。
[0079]参考图1G，在所述保护层和所述金属互连层208的表面上形成第二键合层209。
[0080]所述第二键合层209的材料为氧化硅、氮化硅或氮氧化硅等，位于通孔内的所述第二键合层209用于保护金属互连层208免受外界的干扰，同时还可用于之后的键合。在本实施例中，所述第二键合层209的材料为氧化硅。
[0081]之后，进行化学机械研磨，直到暴露所述金属互连层208的表面，以形成平整的第二键合层209，暴露的金属互连层208用于键合后与第一金属互连结构103实现电学连接。
[0082]控制所述硅通孔205内的第二键合层209、金属互连层208、扩散阻挡层207和绝缘层206的总厚度小于硅通孔205的半径，以使得在通孔205内始终保留有空隙。较佳地，控制所述硅通孔内的第二键合层、金属互连层、扩散阻挡层和绝缘层的总厚度小于2 μπι。
[0083]参考图1I，将所述第二基板20上的第二键合层209与所述第一基板10的第一键合层104进行键合，并使所述暴露的金属互连层208的表面与所述第一金属互连结构103对应，在所述硅通孔内形成空隙。
[0084]本实施例中，以所述第一键合层104的材料为氧化硅，所述第二键合层209的材料为氧化硅，进行键合。可选地，所述键合工艺为氧化硅熔融键合。上述方法仅是示例性地，还可以根据键合方式合理地选择第一键合层和第二键合层的材料。
[0085]上述键合步骤后，在第一基板10和第二基板20之间的硅通孔内形成了空隙，该空隙可以利用空气将器件中半导体衬底内产生的热量传递出去，同时用于硅通孔表面的金属互连层208与第一金属互连结构和第二金属互连结构均电学连接，因此还可很好的保证硅通孔的导电性能。
[0086]之后还可利用背部研磨工艺对所述第二基板的背面进行减薄，直到暴露金属互连层的底面。
[0087]再通过本发明提出的制作方法，还可依次键合多个包含本发明提出的硅通孔的基板，以实现对多个基板的封装。利用多个带有空隙的硅通孔实现对半导体衬底散热的同时，还可兼顾硅通孔的导电性能。
[0088]综上所述，根据本发明的制作方法，在两个键合的基板之间形成具有空隙的硅通孔，该空隙可以利用空气将器件中半导体衬底内产生的热量传递出去，提升了器件的散热性能，同时硅通孔还可将键合的基板的金属互连结构电学连接，保证其导电性能。
[0089]参照图2，示出了本发明一个【具体实施方式】依次实施的步骤的工艺流程图，用于简要示出整个制造工艺的流程。
[0090]在步骤201中，提供第一基板和第二基板，在所述第一基板部分表面上形成有第一金属互连结构，以及形成在所述第一基板表面的第一键合层，以及在所述第二基板正面形成有第二金属互连结构，覆盖所述第二金属互连结构的保护层；
[0091]在步骤202中，对所述保护层和部分第二基板的正面进行刻蚀形成硅通孔；
[0092]在步骤203中，在所述硅通孔的侧壁和底部形成绝缘层；
[0093]在步骤204中，减薄所述保护层，直到暴露部分所述第二金属互连结构表面；
[0094]在步骤205中，在所述绝缘层、部分所述保护层和暴露出的第二金属互连结构表面形成扩散阻挡层；
[0095]在步骤206中，在所述扩散阻挡层表面上形成金属互连层，其中所述绝缘层、扩散阻挡层、金属互连层的总厚度小于所述硅通孔的半径；
[0096]在步骤207中，在所述保护层表面上形成第二键合层，所述第二键合层的顶面与所述金属互连层的顶面齐平；
[0097]在步骤208中，将所述第二基板上的第二键合层与所述第一基板的第一键合层进行键合，并使所述暴露的金属互连层的表面与所述第一金属互连结构对应，在所述硅通孔内形成空隙。
[0098]实施例二
[0099]下面，参考图1I对本发明提出的半导体器件的结构进行详细说明。
[0100]参考图1I，所述半导体器件包括:第一基板10，位于所述第一基板10表面的第一金属互连结构103，位于所述第一基板10表面的第一键合层104，且所述第一键合层104暴露出部分所述第一金属互连结构103。
[0101]所述第一基板10还包括第一半导体衬底100，位于第一半导体衬底100上的第一半导体器件101，覆盖所述第一半导体器件101、第一半导体衬底100表面的层间介电层(未示出)，位于所述层间介电层内的互连结构102。
[0102]示例性地，所述第一半导体衬底100可以为硅衬底、锗衬底、绝缘体上硅衬底、玻璃衬底中的一种，本实施例中，所述第一半导体衬底100为硅衬底。所述第一半导体器件101可以为MOS晶体管、二极管、存储器、电容、电阻、电感中的一种或几种。本实施例中，以一个MOS晶体管作为第一半导体器件101来对本发明进行示例性说明。
[0103]所述层间介电层包括一层或多层介质层，所述一层或多层介质层内具有互连结构102，所述互连结构102包括金属层和位于相邻金属层之间的导电插塞，利用所述互连结构102将所述第一半导体器件101与第一金属互连结构104电学连接。
[0104]所述第一金属互连结构104可以只包括金属互连层，也可以为金属互连层与导电插塞的组合。所述第一金属互连结构104的材料可以为本领域技术人员熟知的任何适用的金属材料，例如铜、铝、钨等。本实施例中，所述第一金属互连结构104仅包括一层金属互连层，所述第一金属互连结构104与互连结构102电学连接。
[0105]所述第一键合层104的材料为氧化硅、氮化硅或氮氧化硅等，所述第一键合层104用于保护第一金属互连结构104免受外界的干扰。在本实施例中，所述第一键合层104的材料为氧化硅。所述第一键合层104还作为所述第一基板10与第二基板20键合的介质。
[0106]所述半导体器件还包括第二基板20，所述第二基板20包括位于所述第二基板20正面的第二金属互连结构203，位于所述第二基板20正面的保护层204，且所述保护层204暴露部分所述第二金属互连结构203，位于所述第二基板20正面，且位于第二金属互连结构203 —侧的硅通孔205，所述硅通孔的直径范围为5?15 μπι。
[0107]进一步地，所述第二基板20还包括第二半导体衬底200，位于第二半导体衬底200表面的第二半导体器件201，覆盖所述第二半导体器件201、第二半导体衬底200表面的层间介电层202，位于所述层间介电层202内的部分第二金属互连结构203。
[0108]示例性地，所述第二半导体衬底200可以为硅衬底、锗衬底、绝缘体上硅衬底、玻璃衬底中的一种，本实施例中，所述第二半导体衬底200为硅衬底。所述第二半导体器件201可以为MOS晶体管、二极管、存储器、电容、电阻、电感中的一种或几种。本实施例中，以一个MOS晶体管作为第二半导体器件201来对本发明进行示例性说明。
[0109]所述层间介电层202包括一层或多层介质层，所述一层或多层介质层内具有部分第二金属互连结构203，所述第二金属互连结构203包括金属层和位于相邻金属层之间的导电插塞，利用第二金属互连结构203将所述第二半导体器件201与硅通孔205内的金属互连层208电学连接。
[0110]示例性地，位于所述第二基板正面的部分第二金属互连结构203可以只包括金属互连层，也可以为金属互连层与导电插塞的组合。所述第二金属互连结构203的材料可以为本领域技术人员熟知的任何适用的金属材料，例如铜、铝、钨等。本实施例中，第二金属互连结构203与之后形成硅通孔中的金属互连层电学连接。
[0111]还包括位于所述硅通孔205侧壁和底部表面的绝缘层206，位于所述暴露出的第二金属互连结构203、部分所述第二基板20的正面和所述绝缘层206上的扩散阻挡层207 ;位于所述扩散阻挡层207表面的金属互连层208，以及位于所述第二基板20正面的保护层204上的第二键合层209，所述第二键合层209暴露所述金属互连层208的顶面。可选地，所述绝缘层206、扩散阻挡层207、金属互连层208的总厚度小于所述硅通孔205的半径。也即所述硅通孔205内具有空隙。
[0112]所述绝缘层206的材料为氧化硅，形成所述绝缘层206的方法可以为等离子体增强化学气相沉积、低压化学气相沉积工艺、高密度等离子体化学气相沉积工艺等。
[0113]扩散阻挡层207可能为一含硅层、一含碳层、一含氮层、一含氢层或一金属或金属化合物层。金属或金属化合物层的材质例如钽、氮化钽、钛、氮化钛、氮化锆、氮化钛锆、钨、氮化钨、其合金或其组成物。示例性地，所述金属互连层的材料为钨或铝或铜。
[0114]在一个示例中，所述第二键合层209还覆盖所述硅通孔205内的金属互连层208。所述绝缘层、扩散阻挡层、金属互连层和所述硅通孔内的第二键合层的总厚度小于所述硅通孔的半径。较佳地，所述硅通孔内的第二键合层、金属互连层、扩散阻挡层和绝缘层的总厚度小于2 μπι。
[0115]可选地，所述第二键合层209的材料为氧化硅、氮化硅或氮氧化硅等。
[0116]继续参考图1I，所述第二基板20正面的第二键合层209表面与所述第一基板10的第一键合层104表面相键合，所述硅通孔205与暴露出的第一金属互连结构103相对应，在所述硅通孔内形成有空隙，所述金属互连层208分别与所述第一金属互连结构103和第二金属互连结构203电学连接。
[0117]本发明的半导体器件，在硅通孔中形成有空隙，利于半导体衬底中的热量从空隙中传递，散热性能好，硅通孔的金属互连层和键合的两个基板之间电学连接，保证了导电性會K。
[0118]实施例三
[0119]本发明另外还提供一种电子装置，其包括实施例二中所述的半导体器件，或包括采用实施例一中方法制作的半导体器件。
[0120]由于包括的半导体器件具有良好的散热效果和性能，该电子装置同样具有上述优点。
[0121]该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD,DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如:具有该集成电路的手机主板等。
[0122]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种半导体器件，其特征在于，包括: 第一基板，位于所述第一基板表面的第一金属互连结构，位于所述第一基板表面的第一键合层，且所述第一键合层暴露出部分所述第一金属互连结构； 第二基板，所述第二基板包括位于所述第二基板的正面的第二金属互连结构，位于所述第二基板正面的保护层，且所述保护层暴露部分所述第二金属互连结构，位于所述第二基板正面，且位于第二金属互连结构一侧的硅通孔，还包括位于所述硅通孔侧壁和底部的绝缘层，以及 位于所述暴露出的第二金属互连结构、部分所述第二基板的正面和所述绝缘层上的扩散阻挡层，位于所述扩散阻挡层表面的金属互连层，以及位于所述第二基板正面的保护层上的第二键合层，所述第二键合层暴露位于所述第二基板表面上的金属互连层，其中，所述绝缘层、扩散阻挡层、金属互连层的总厚度小于所述硅通孔的半径； 所述第二基板正面的第二键合层表面与所述第一基板的第一键合层表面相键合，所述硅通孔与暴露出的所述第一金属互连结构相对应，所述金属互连层分别与所述第一金属互连结构和第二金属互连结构电学连接，并在所述硅通孔内形成有空隙。2.如权利要求1所述的半导体器件，其特征在于，所述金属互连层的材料为钨或铝或铜。3.如权利要求1所述的半导体器件，其特征在于，所述第一基板内形成有第一半导体器件，所述第一半导体器件与所述第一金属互连结构电学连接。4.如权利要求1所述的半导体器件，其特征在于，所述第二基板内形成有第二半导体器件，所述第二半导体器件与所述第二金属互连结构电学连接。5.如权利要求1所述的半导体器件，其特征在于，所述第二键合层还覆盖所述硅通孔内的金属互连层。6.如权利要求5所述的半导体器件，其特征在于，所述绝缘层、扩散阻挡层、金属互连层和所述硅通孔内的第二键合层的总厚度小于所述硅通孔的半径。7.如权利要求6所述的半导体器件，其特征在于，所述硅通孔内的第二键合层、金属互连层、扩散阻挡层和绝缘层的总厚度小于2 μπι。8.如权利要求1所述的半导体器件，其特征在于，所述硅通孔的直径范围为5?15 μ mD9.一种半导体器件的制作方法，其特征在于，包括: 提供第一基板和第二基板，其中， 在所述第一基板部分表面上形成有第一金属互连结构，以及形成在所述第一基板表面的第一键合层，且所述第一键合层暴露出部分所述第一金属互连结构，以及 在所述第二基板正面形成有第二金属互连结构，以及覆盖所述第二金属互连结构的保护层； 对所述保护层和部分第二基板的正面进行刻蚀形成硅通孔； 在所述硅通孔的侧壁和底部形成绝缘层； 减薄所述保护层，直到暴露部分所述第二金属互连结构表面； 在所述绝缘层、部分所述保护层和暴露出的第二金属互连结构表面形成扩散阻挡层； 在所述扩散阻挡层表面上形成金属互连层，其中所述绝缘层、扩散阻挡层、金属互连层的总厚度小于所述硅通孔的半径； 在所述保护层表面上形成第二键合层，所述第二键合层的顶面与所述金属互连层的顶面齐平； 将所述第二基板上的第二键合层与所述第一基板的第一键合层进行键合，并使所述暴露的金属互连层的表面与所述第一金属互连结构对应，在所述硅通孔内形成空隙。10.如权利要求9所述的制作方法，其特征在于，所述第二键合层还覆盖所述硅通孔内的金属互连层，其中，所述绝缘层、扩散阻挡层、金属互连层和所述硅通孔内的第二键合层的总厚度小于所述硅通孔的半径。11.如权利要求9所述的制作方法，其特征在于，采用深反应离子刻蚀工艺或博世工艺形成所述硅通孔。12.如权利要求10所述的制作方法，其特征在于，形成所述第二键合层的方法包括以下步骤: 在所述金属互连层和所述暴露的保护层的表面上沉积形成第二键合材料层； 执行化学机械研磨步骤，直到暴露部分所述金属互连层的表面。13.如权利要求9所述的制作方法，其特征在于，所述第一键合层和所述第二键合层的材料为氧化硅。14.如权利要求9所述的制作方法，其特征在于，所述键合工艺为氧化硅熔融键合。15.如权利要求9所述的制作方法，其特征在于，所述金属互连层的形成工艺包括溅射、等离子体物理气相沉积、高密度等离子体化学气相沉积、低压化学气相沉积或原子层沉积。16.如权利要求9所述的制作方法，其特征在于，所述第一基板内形成有第一半导体器件，所述第一半导体器件与所述第一金属互连结构电学连接；所述第二基板内形成有第二半导体器件，所述第二半导体器件与所述第二金属互连结构电学连接。17.如权利要求9所述的制作方法，其特征在于，减薄所述保护层的方法为化学机械研磨或刻蚀方法。18.一种电子装置，其特征在于，包括如权利要求1-8中任一项所述的半导体器件。
【文档编号】H01L21/60GK105845663SQ201510014320
【公开日】2016年8月10日
【申请日】2015年1月12日
【发明人】甘正浩
【申请人】中芯国际集成电路制造(上海)有限公司