瞬态电压抑制器的制造方法
【技术领域】
[0001]本实用新型涉及半导体器件，尤其涉及一种瞬态电压抑制器。
【背景技术】
[0002]在现有技术中，为有效地保护控制系统中电子元器件免受静电、电感性负载切换时产生的瞬变电压或感应雷所产生的浪涌脉冲带来的损害，瞬态电压抑制二极管已广泛地应用于家用电器、电子仪表、通讯设备、电源、计算机系统等各个领域。目前市购的瞬态电压抑制二极管的不足之处是:采用简单单层的玻璃层作为半导体器件表面覆盖保护介质膜，其固定和阻止有害杂质对器件表面的沾污能力以及封装后的热稳定性和可靠性均较差，使得产品无法达到很好的散热效果，经温度冲击和功率老炼筛选后，因内部材料热膨胀系数差异的影响，产品的寿命短、淘汰比例高。
[0003]中国在先专利公告号为CN201985106U发明创造名称为瞬态电压抑制二极管的复合内钝化层结构，虽然采用了复合内钝化层作为钝化保护。但在由硅片进行切割成型变成一个独立单元时，采用的是机械切割或激光切割的方式，切割所造成的损伤很难在此过程中被完全避免，而那些采用肉眼、甚至在显微镜下都难以辨识的微小机械损伤，都有可能使得芯片在后续的封装和使用中存在着潜在失效的风险和可能，芯片切割所产生的隐患严重地影响了产品的可靠性和稳定性。
【实用新型内容】
[0004]本实用新型的目的在于克服现有技术的缺陷，提供一种瞬态电压抑制器，可以解决现有的瞬态电压抑制二极管在切割成型时无法避免芯片的损伤而影响产品的可靠性和稳定性的问题。
[0005]实现上述目的的技术方案是:
[0006]本实用新型一种瞬态电压抑制器，包括:
[0007]芯片体，所述芯片体的上表面设有一对并行设置的第一沟槽，所述第一沟槽与所述芯片体上相邻的端部之间形成切割区域；
[0008]覆设于所述第一沟槽表面的第一复合钝化层；
[0009]覆设于所述芯片体上表面且位于一对所述第一沟槽之间的上电极金属层；以及
[0010]覆设于所述芯片体下表面的下电极金属层。
[0011]本实用新型瞬态电压抑制器的进一步改进在于，所述芯片体包括单晶硅本体、覆设于所述单晶硅本体上表面的上掺杂层、以及覆设于所述单晶硅本体下表面的下掺杂层，所述单晶硅本体的上表面设有一对所述第一沟槽，所述上掺杂层设于一对所述第一沟槽之间。
[0012]本实用新型瞬态电压抑制器的进一步改进在于，所述上电极金属层覆设于所述上掺杂层的上表面。
[0013]本实用新型瞬态电压抑制器的进一步改进在于，所述单晶硅本体下表面设有一对与所述第一沟槽相对应的第二沟槽，所述下掺杂层设于一对所述第二沟槽之间。
[0014]本实用新型瞬态电压抑制器的进一步改进在于，所述下电极金属层覆设于所述下掺杂层的下表面。
[0015]本实用新型瞬态电压抑制器的进一步改进在于，所述第二沟槽的表面覆设有第二复合钝化层。
[0016]本实用新型瞬态电压抑制器的进一步改进在于，所述第二复合钝化层包括覆设于所述第二沟槽表面的多晶硅薄膜层、覆设于所述多晶硅薄膜层下表面的氮化硅薄膜层、以及覆设于所述氮化硅薄膜层下表面的玻璃钝化层。
[0017]本实用新型瞬态电压抑制器的进一步改进在于，所述上掺杂层为N型磷结区或者P型硼结区。
[0018]本实用新型瞬态电压抑制器的进一步改进在于，所述下掺杂层为N型磷结区或者P型硼结区。
[0019]本实用新型瞬态电压抑制器的进一步改进在于，所述第一复合钝化层包括覆设于所述第一沟槽表面的多晶硅薄膜层、覆设于所述多晶硅薄膜层之上的氮化硅薄膜层、以及覆设于所述氮化硅薄膜层之上的玻璃钝化层。
[0020]本实用新型瞬态电压抑制器的有益效果为:
[0021]在一对第一沟槽的外侧形成切割区域，在将芯片切割成独立单元时，排除任何可能产生微小机械损伤所带来的潜在失效风险，在切割后，将切割损伤全部留在了芯片的非工作区，令任何机械损伤不涉及到芯片工作时的台面，从而有效地保证了产品的优良特性，具有高的可靠性和稳定性。
【附图说明】
[0022]图1为本实用新型瞬态电压抑制器的第一实施例的结构示意图。
[0023]图2为本实用新型瞬态电压抑制器的第二实施例的结构示意图。
【具体实施方式】
[0024]下面结合附图和具体实施例对本实用新型作进一步说明。
[0025]本实用新型提供了一种瞬态电压抑制器，为一种特性优良、性能稳定、可靠性高的复合内钝化层双沟槽结构高可靠性瞬态抑制器件。其通过在双沟槽的外侧形成有切割区域，有效解决切割成型时对芯片造成机械损伤而影响产品的可靠性和稳定性的问题。本实用新型采用在芯片体的上表面设置两个并列且相隔一定距离的双沟槽，在双沟槽内覆设复合钝化层，对器件起到保护作用。本实用新型的瞬态电压抑制器具有高的可靠性和稳定性。下面结合附图对本实用新型瞬态电压抑制器进行详细的说明。
[0026]参阅图1，显示了本实用新型瞬态电压抑制器的第一实施例的结构示意图。下面结合图1对本实用新型瞬态电压抑制器进行说明。
[0027]如图1所示，本实用新型瞬态电压抑制器包括芯片体11、第一复合钝化层12、上电极金属层13、以及下电极金属层14，芯片体11的上表面设有一对并行设置的第一沟槽1111，在第一沟槽1111与芯片体11上相邻的端部之间形成切割区域16，第一复合钝化层12覆设于第一沟槽1111的表面，上电极金属层13覆设于芯片体11的上表面且位于一对第一沟槽1111之间，第一沟槽1111内设置的复合钝化层12对上电极金属层13起到保护作用。下电极金属层14覆设于芯片体11的下表面。
[0028]其中芯片体11包括单晶硅本体111、覆设于单晶硅本体111上表面的上掺杂层112、以及覆设于单晶硅本体11下表面的下掺杂层113在单晶硅本体11的上表面设有一对第一沟槽1111，上掺杂层112设于一对第一沟槽1111之间，上电极金属层13覆设于上掺杂层112的上表面。
[0029]在第一沟槽1111内覆设的第一复合钝化层12包括覆设于第一沟槽1111表面的多晶硅薄膜层121、覆设于多晶硅薄膜层121之上的氮化硅薄膜层122、以及覆设于氮化硅薄膜层122之上的玻璃钝化层123。通过一对第一沟槽1111保护上掺杂层112和上电极金属层13。
[0030]在本实施例中，上掺杂层112为N型磷结区或者P型硼结区。下掺杂层113为N型磷结区或者P型硼结区。即上掺杂层112为N型磷结区，下掺杂层113为N型磷结区；或者上掺杂层112为P型硼结区，下掺杂层113为N型磷结区；或者上掺杂层112为N型磷结区，下掺杂层113为P型硼结区；或者上掺杂层112为P型硼结区，下掺杂层113为P型硼结区。可以满足不同场合的需要。
[0031]如图2所示，在第二实施例中，其与第一实施例的区别在于:芯片体11的单晶硅本体111的下表面设有一对与第一沟槽1111相对应的第二沟槽1112，下掺杂层113设于一对第二沟槽1112之间，下电极金属层14覆设于下掺杂层113的下表面。在第二沟槽1112的表面覆设有第二复合钝化层15，该第二复合钝化层15包括覆设于第二沟槽1112表面的多晶硅薄膜层151、覆设于多晶硅薄膜层151下表面的氮化硅薄膜层152、以及覆设于氮化硅薄膜层152下表面的玻璃钝化层153。第二沟槽1112的外侧形成切割区域16。
[0032]本实用新型瞬态电压抑制器的第一沟槽1111和第二沟槽1112为弧形凹槽。
[0033]本实用新型瞬态电压抑制器的有益效果为:
[0034]本实用新型在第一沟槽和第二沟槽的外侧预留了机械切割用的切割区域，避免了切割刀直接作用在玻璃钝化层上，切割是在芯片不使用区域上进行，切割损伤层及扩展损伤层均落在芯片不使用区域，产品质量得以保证。
[0035]以上结合附图实施例对本实用新型进行了详细说明，本领域中普通技术人员可根据上述说明对本实用新型做出种种变化例。因而，实施例中的某些细节不应构成对本实用新型的限定，本实用新型将以所附权利要求书界定的范围作为本实用新型的保护范围。
【主权项】
1.一种瞬态电压抑制器，其特征在于，包括: 芯片体，所述芯片体的上表面设有一对并行设置的第一沟槽，所述第一沟槽与所述芯片体上相邻的端部之间形成切割区域； 覆设于所述第一沟槽表面的第一复合钝化层； 覆设于所述芯片体上表面且位于一对所述第一沟槽之间的上电极金属层；以及 覆设于所述芯片体下表面的下电极金属层。2.如权利要求1所述的瞬态电压抑制器，其特征在于，所述芯片体包括单晶硅本体、覆设于所述单晶硅本体上表面的上掺杂层、以及覆设于所述单晶硅本体下表面的下掺杂层，所述单晶硅本体的上表面设有一对所述第一沟槽，所述上掺杂层设于一对所述第一沟槽之间。3.如权利要求2所述的瞬态电压抑制器，其特征在于，所述上电极金属层覆设于所述上掺杂层的上表面。4.如权利要求2所述的瞬态电压抑制器，其特征在于，所述单晶硅本体下表面设有一对与所述第一沟槽相对应的第二沟槽，所述下掺杂层设于一对所述第二沟槽之间。5.如权利要求4所述的瞬态电压抑制器，其特征在于，所述下电极金属层覆设于所述下掺杂层的下表面。6.如权利要求4所述的瞬态电压抑制器，其特征在于，所述第二沟槽的表面覆设有第二复合钝化层。7.如权利要求6所述的瞬态电压抑制器，其特征在于，所述第二复合钝化层包括覆设于所述第二沟槽表面的多晶硅薄膜层、覆设于所述多晶硅薄膜层下表面的氮化硅薄膜层、以及覆设于所述氮化硅薄膜层下表面的玻璃钝化层。8.如权利要求2所述的瞬态电压抑制器，其特征在于，所述上掺杂层为N型磷结区或者P型硼结区。9.如权利要求2所述的瞬态电压抑制器，其特征在于，所述下掺杂层为N型磷结区或者P型硼结区。10.如权利要求1所述的瞬态电压抑制器，其特征在于，所述第一复合钝化层包括覆设于所述第一沟槽表面的多晶硅薄膜层、覆设于所述多晶硅薄膜层之上的氮化硅薄膜层、以及覆设于所述氮化硅薄膜层之上的玻璃钝化层。
【专利摘要】本实用新型涉及一种瞬态电压抑制器，包括：芯片体，所述芯片体的上表面设有一对并行设置的第一沟槽，所述第一沟槽与所述芯片体上相邻的端部之间形成切割区域；覆设于所述第一沟槽表面的第一复合钝化层；覆设于所述芯片体上表面且位于一对所述第一沟槽之间的上电极金属层；以及覆设于所述芯片体下表面的下电极金属层。在一对第一沟槽的外侧形成切割区域，在将芯片切割成独立单元时，排除任何可能产生微小机械损伤所带来的潜在失效风险，在切割后，将切割损伤全部留在了芯片的非工作区，令任何机械损伤不涉及到芯片工作时的台面，从而有效地保证了产品的优良特性，具有高的可靠性和稳定性。
【IPC分类】H01L29/06, H01L29/861
【公开号】CN205319164
【申请号】CN201620006794
【发明人】冯亚宁, 张意远
【申请人】上海美高森美半导体有限公司
【公开日】2016年6月15日
【申请日】2016年1月5日