瞬态电压抑制器及其制造方法
【技术领域】
[0001]本发明涉及半导体器件及其制造方法，更具体地，涉及瞬态电压抑制器及其制造方法。
【背景技术】
[0002]诸如手机和可穿戴电子产品的移动终端获得广泛的应用。移动终端中的电子电路工作于例如5V的低工作电压，以减小功耗和延长移动终端的使用时间。随着工作电压的减小，电子电路可以承受的最大电压也减小。需要采用低击穿电压的瞬态电压抑制器(缩写为TVS)保护电子电路。
[0003]对于高速率传输线路的保护，瞬态电压抑制器必须具有高响应速度，才能提供所需的保护。瞬态电压抑制器的响应速度主要受到自身电容的影响。为了提高响应速度，优选地将瞬态电压抑制器的电容设置为小于0.5pF。进一步地，瞬态电压抑制器还应当具有高静电放电(缩写为ESD)能力。
[0004]为了支持多个高速率传输线路，可以在同一个芯片中形成多通道瞬态电压抑制器。由于多通道电压抑制器中的不同通道可以共用一个齐纳二极管，因此可以减少芯片中的半导体器件的数量。然而，现有的器件结构必须采用键合线来提供多通道瞬态电压抑制器的不同二极管之间的电连接，这不仅增加芯片的封装成本，而且增加线路电阻和寄生电容，并且降低半导体器件的可靠性。
[0005]因此，期望在集成多通道瞬态电压抑制器的芯片中减少键合引线的使用以降低封装成本和提高可靠性。
【发明内容】
[0006]有鉴于此，本发明提供一种瞬态电压抑制器及其制造方法，使得可以利用芯片内部的互连提供瞬态电压抑制器的不同二极管之间的电连接。
[0007]根据本发明的第一方面，提供一种瞬态电压抑制器，其特征在于，包括:半导体衬底；在半导体衬底中形成的第一掺杂类型的第一掩埋层；在第一掩埋层的第一区域形成的第二掺杂类型的第二掩埋层；在第二掩埋层上形成的第一外延区域和在第一掩埋层的第二区域上形成的第二外延区域，第一外延区域和第二外延区域分别为第二掺杂类型和第一掺杂类型；分别位于第一外延区域和第二外延区域中的第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区分别为第一掺杂类型和第二掺杂类型；从第二外延区域的表面延伸至第一掩埋层的导电通道；以及分别与导电通道、第一掺杂区和第二掺杂区接触的第一至第三电极。
[0008]优选地，所述第一掩埋层和所述第二掩埋层之间形成齐纳二极管或穿通二极管的PN结；所述第一外延区域和所述第一掺杂区之间形成第一二极管的PN结；所述第二外延区域和所述第二掺杂区之间形成第二二极管的PN结。
[0009]优选地，所述半导体衬底为第二掺杂类型，并且相对于所述第二掩埋层轻掺杂。
[0010]优选地，所述导电通道为第一掺杂类型的掺杂区。
[0011]优选地，所述第一外延区域和所述第二外延区域由相同的外延半导体层形成，所述外延半导体层分别由第二掩埋层和第一掩埋层自掺杂。
[0012]优选地，还包括第一隔离结构，所述第一隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述半导体衬底中，用于将所述瞬态电压抑制器与邻近的器件彼此隔开。
[0013]优选地，还包括第二隔离结构，所述第二隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述第一掩埋层中，使得所述第二外延区域与所述第一外延区域和所述第二掩埋层之间隔开。
[0014]优选地，所述第一隔离结构还限定第一掩埋层的第三区域和第四区域，所述第三区域和所述第四区域分别与所述第一区域和所述第二区域中相邻，并且在所述第三区域和所述第四区域中，所述第二外延区域位于所述第一掩埋层上方。
[0015]优选地，在第三区域还包括在位于第二外延区域中的第三掺杂区和第四掺杂区，第三掺杂区和第四掺杂区分别为第一掺杂类型和第二掺杂类型；以及在第四区域还包括位于第二外延区域中的第五掺杂区和第六掺杂区，第五掺杂区和第六掺杂区分别为第一掺杂类型和第二掺杂类型。
[0016]优选地，所述第一掺杂区和所述第四掺杂区经由第一互连电连接，所述第二掺杂区和所述第五掺杂区经由第二互连电连接，所述第三掺杂区和所述第六掺杂区经由第三互连电连接。
[0017]优选地，在所述第二区域中还包括位于所述第二掺杂区中的第七掺杂区，第七掺杂区为第二掺杂类型。
[0018]优选地，所述第一掺杂区和所述第四掺杂区经由第一互连电连接，所述第七掺杂区和所述第五掺杂区经由第二互连电连接，所述第三掺杂区和所述第六掺杂区经由第三互连电连接。
[0019]优选地，所述第一隔离结构还限定第一掩埋层的彼此相邻的第三区域和第四区域，并且，所述第四区域与所述第一区域相邻，在所述第三区域中，所述第二掩埋层位于所述第一掩埋层上方，所述第一外延区域位于所述第二掩埋层上方，在所述第四区域中，所述第二外延区域位于所述第一掩埋层上方。
[0020]优选地，在第三区域还包括在位于所述第一外延区域中的第三掺杂区，在第四区域还包括位于所述第二外延区域中的第四掺杂区，第三掺杂区和第四掺杂区分别为第一掺杂类型和第二掺杂类型；以及在第四区域还包括从第二外延区域的表面延伸至第一掩埋层的另一个导电通道。
[0021]优选地，所述第一至第四掺杂区经由第一互连电连接。
[0022]优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。
[0023]根据本发明的第二方面，提供一种制造瞬态电压抑制器的方法，包括:在半导体衬底中形成第一掩埋层；在第一掩埋层的第一区域，形成第二掺杂类型的第二掩埋层，使得第一掩埋层的第二区域具有暴露的表面；在第一掩埋层和第二掩埋层上形成外延半导体层，使得所述外延半导体层与第二掩埋层接触的部分形成第一外延区域，以及与第一掩埋层接触的部分形成第二外延区域；形成从第二外延区域的表面延伸至第一掩埋层的导电通道；在第一外延区域中，形成第一掺杂类型的第一掺杂区；在第二外延区域中，形成第二掺杂类型的第二掺杂区；以及形成第一至第三电极，分别与导电通道、第一掺杂区和第二掺杂区接触。
[0024]优选地，还包括形成第一隔离结构，所述第一隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述半导体衬底中，用于将所述瞬态电压抑制器与邻近的器件彼此隔开。
[0025]优选地，还包括形成第二隔离结构，所述第二隔离结构从所述第一外延区域和所述第二外延区域的表面延伸至所述第一掩埋层中，使得所述第二外延区域与所述第一外延区域和所述第二掩埋层之间隔开。
[0026]优选地，还包括形成附加器件和互连，所述附加器件包括至少两个掺杂区，以及与所述至少两个掺杂区电连接的至少两个电极，所述互连电连接第一至第三电极和所述至少两个电极中的一部分电极。
[0027]根据本发明的实施例的瞬态电压抑制器适合于在一个芯片中形成多通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，采用隔离结构第一掩埋层分成彼此隔开的部分，使得相邻的通道单元彼此隔离。在第一外延区域和第二外延区域上方的层面形成互连，从而电连接不同的通道单元以形成阵列。该结构避免在芯片外部电连接不同的通道单元，从而减少键合引线的使用，使得封装成本降低，并且减小引线电阻和寄生电容，提高半导体器件的可靠性。
【附图说明】
[0028]通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0029]图la至lc分别示出根据现有技术的瞬态电压抑制器的等效电路图、电容等效电路图和结构不意图；
[0030]图2示出根据现有技术的多通道瞬态电压抑制器的等效电路图；
[0031]图3a和3b分别示出根据本发明的第一实施例的瞬态电压抑制器的结构示意图和等效电路图；
[0032]图4a和4b分别示出根据本发明的第二实施例的瞬态电压抑制器的结构示意图和等效电路图；
[0033]图5a和5b分别示出根据本发明的第三实施例的瞬态电压抑制器的结构示意图和等效电路图；
[0034]图6a和6b分别示出根据本发明的第四实施例的瞬态电压抑制器的结构示意图和等效电路图；以及
[0035]图7a至7g示出根据发明的第五实施例的制造瞬态电压抑制器的方法的各个步骤的半导体结构的示意性截面图。
【具体实施方式】
[0036]以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0037]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0038]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
[0039]在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
[0040]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
[0041]图la至lc分别示出根据现有技术的瞬态电压抑制器的等效电路图、电容等效电路图和结构不意图。
[0042]如图la所示，该瞬态电压抑制器包括第一二极管D1、第二二极管D2以及齐纳二极管ZD。第一二极管D1和齐纳二极管ZD反向串联连接在输入输出端子I/O和接地端子GND之间，即齐纳二极管ZD的阳极与第一二极管D1的阳极连接，齐纳二极管ZD的阴极与第一二极管D1的阴极分别连接至输入输出端子I/O和接地端子GND。第二二极管D2的阴极和阳极分别连接至输入输出端子I/O和接地端子GND。齐纳二极管ZD和第一二极管D1提供正向导电路径，第二二极管D2提供反向导电路径。
[0043]进一步地，如图lb所示，该瞬态电压抑制器的第一二极管D1、第二二极管D2以及齐纳二极管ZD分别等效为电容C1、C2以及CZ。由于齐纳二极管ZD和第一二极管D1的串联配置，电容C1和CZ串联连接，然后与电容C2并联连接。因此，正向导电路径的电容小于第一二极管D1的电容。
[0044]该瞬态电压抑制器的总电容CI/(] GND= C1*CZ/ (Cl+CZ) +C2，其中C I/0 SND表示输入输出端子I/O和接地端子GND之间的等效电容。由于齐纳二极管ZD的电容远大于第一与第二极管的电容，以及Cl ^ C2 ^ C，因此C"。■?2C。该瞬态电压抑制器的总电容可以不再受到大电容的齐纳二极管ZD的