专利名称：基于软核的光电电流互感器合并单元的制作方法
技术领域：
本发明属于电力系统测量技术领域，涉及一种电力系统用的光电电流互感器，特
别是涉及一种新颖的光电电流互感器合并单元的实现方法，即基于软核的实现方法。
背景技术：
近年来，电子式互感器的研究取得了一定的成果，美国、法国、日本等技术发达的 国家陆续公布了他们研制的各种光学电力互感器，并打出了产品广告，而国内也有一些公 司研制的光电电流互感器已挂网试运行，但大规模应用于数字化变电站的条件尚未成熟。 IEC 60044-8和IEC61850-9-2均给出了合并单元的定义，两者的区别只是在于输出量的部 分略有不同。合并单元的主要功能就是同步采集多路ECT/EVT输出的数字信号，经数字处 理后按标准规定的帧格式发送给保护、测控设备。 目前，合并单元的实现基本采用FPGA+DSP、FPGA+Power PC或FPGA+ARM的方案。在 前两种方案中，利用FPGA的可由用户定制专用硬件电路的高速、并行处理能力的特点，主 要用于并行接收采集器及其它合并单元传送过来的采样数据；而DSP、 Power PC数字运算、 控制能力强而主要用于进行数字信号处理及以太网通信。第三个方案中，则扩大了 FPGA的 应用范围，将复杂的数字信号处理也置于FPGA中完成，而ARM主要用于完成以太网通信及 人机接口功能。 本发明中，则进一步扩大了 FPGA的应用范围，通过将处理器、存储器、I/O 口等系 统所需要的功能模块集成到FPGA器件上，构成一个可编程的片上系统，从而将同步接收采 样数据、数字信号处理及以太网通信功能全由单片主处理器FPGA芯片实现，该方法将大大 简化合并单元的硬件结构。同时，在硬件系统上添加内置高精度IEEE 1588时钟的以太网 驱动器，系统应用IEEE 1588协议进行网络对时同步，取代了原有的GPS秒脉冲同步。作为 公认的最有发展前途的局域网时钟同步协议，IEEE 1588协议通过在局域网中采用物理层 硬件时间标记技术和边界时钟等技术，最高时间同步精度可达微秒数量。故用IEEE 1588 进行时钟同步较GPS秒脉冲同步将大大提高了系统的时间同步精度。 基于软核的光电电流互感器合并单元的实现方案，与传统的合并单元的设计理念 不同，在硬件和软件整体设计上都有很大的改变，在此基础上结合IEEE 1588同步时钟协 议实现的合并单元具有运行稳定可靠、实时性强、功耗低、硬件简单、体积小、开发成本低等 特点。同时，本发明的设计采用S0PC的分层设计思想，降低了系统程序对硬件的要求，提高 了设计的可移植性。
发明内容
本发明提供一种运行稳定可靠、实时性强、功耗低、硬件简单、体积小、开发成本低 的基于软核的光电电流互感器合并单元，其完全符合IEC61850-9-2及IEC 60044-8所提出 的要求。 本发明所采用的技术方案如下
—种基于软核的光电电流互感器合并单元，由主处理器FPGA芯片及外围电路组 成，外围电路由电源模块，ARM芯片，LCD显示屏，PS2键盘，EPCS16芯片，JTAG下载口 ， JTAG 调试口， FLASH芯片，SDRAM芯片，以太网控制器，以太网驱动器，晶振，光纤口组成。电源模 块用于对整个系统进行供电；ARM芯片用于做人机接口界面；LCD显示屏与主处理器FPGA 芯片相连，用于显示经FPGA处理后的电流、电压数值；PS2键盘与主处理器FPGA芯片相连， 用于对FPGA配置数据；EPCS 16芯片与主处理器FPGA芯片相连，用于存储主程序，复位时 主处理器FPGA芯片将首先执行该程序；JTAG下载口与EPCS 16芯片相连，由S0PC Bilder 生成的硬件系统及应用程序通过该口下载到EPCS 16芯片中；JTAG调试口与主处理器 FPGA芯片相连，用于在线调试系统；FLASH芯片与主处理器FPGA芯片相连，系统掉电时，存 储于FLASH芯片中的数据和程序不会消失；SDRAM芯片与主处理器FPGA芯片相连，用于保 存光纤接收到的电流、电压、状态数据；以太网控制器与主处理器FPGA芯片相连，用于将 经过传输层、网络层封包后的IP数据包进行以太网封包，封装灵活配置的以太网帧即IEC 61850-9-2报文；以太网驱动器与主处理器FPGA芯片及以太网控制器相连，其内置高精度 IEEE1588时钟，用于网络对时；晶振用于为整个系统提供时钟；主处理器FPGA芯片与光纤 口相连，主处理器FPGA芯片用于接收经过光纤口上传输过来的电流、电压信号，经插值计 算、数字滤波、数字积分及数字定标运算后分别通过光纤口以IEC 60044-8规定的FT3帧格 式及通过光纤口以IEC61850-9-2格式发送。 本发明的有益效果如下在主处理器FPGA芯片上将构建片上系统完成合并单元 的主要功能及用ARM实现人机接口 ，并在硬件系统上添加内置高精度IEEE 1588时钟的以 太网驱动器，系统应用IEEE 1588协议进行网络对时同步，取代了原有的GPS秒脉冲同步。 相比较传统的方法，充分发挥了 FPGA中1/0端口多、可编程、系统集成度高、硬件执行速度 快以及硬件开发简易、周期短及用IEEE1588协议时钟精度高等特点，故用此方法实现合并 单元具有运行稳定可靠、实时性强、功耗低、硬件简单、体积小、开发成本低等特点，这也就 使得整个合并单元装置能够将采集器传输过来的数据进行实时的接收后进行数字信号处 理，并按规约的要求发送给其他合并单元及过程层设备，为二次设备、测控设备的安全可靠 工作提供了保证。同时，本发明的设计采用SOPC Builder的分层设计思想，减轻了系统程 序对硬件的要求，提高了设计的可移植性。
图1是基于软核的光电电流互感器合并单元的主电路结构。图中，(1)电源模块， (2)ARM芯片，(3)主处理器FPGA芯片，(4)LCD显示屏，(5)PS2键盘，(6)EPCS 16芯片，(7) 用于配置EPCS 16的JTAG接口， (8)用于在线调试FPGA的JTAG接口 ， (9)Flash芯片，(10) SDRAM芯片，(11)以太网控制器，(12)以太网驱动器，(13)晶振，(14， 15， 16)光纤口。 Nios II处理器核(1#)，系统用定时器(2#)，片上匪(3#) ， LCD控制器(4#) ， PIO 口 (5#) ， EPCS 控制器(6#)，Avalon总线模块(7#)，三态桥(8#) ， Flash控制器(9#) ， SDRAM控制器(10#)， 以太网控制逻辑(11#)，精确时钟标记单元(12#)，同步脉冲产生模块(13#) ， UART控制器 (14#， 15#) ， ARM控制逻辑(16#)。
图2是串口中断子程序流程框图。
图3是主程序流程框图。
图4是FPGA电路原理图。 图5是FLASH电路原理图。 图6是SDRAM电路原理图。 图7是ARM电路原理图。 图8是以太网控制器及以太网驱动器电路原理图。 图9是光纤输入输出电路原理图。 图10是PS2电路原理图。 图11是LCD电路原理图。 图12是电源转换电路原理图。
具体实施例方式
下面参照附图并结合实例对本发明作进一步详细描述。但是本发明不限于所给出 的例子。 —种基于软核的光电电流互感器合并单元，由主处理器FPGA芯片3及外围电路组 成，外围电路由电源模块1， ARM芯片2， LCD显示屏4， PS2键盘5， EPCS 16芯片6， JTAG下 载口 7，JTAG调试口 8，FLASH芯片9， SDRAM芯片10，以太网控制器11，以太网驱动器12，晶 振13，光纤口 14， 15， 16组成，电源模块1用于对整个系统进行供电；ARM芯片2用于做人机 接口界面；LCD显示屏4与主处理器FPGA芯片3相连，用于显示经主处理器FPGA芯片3处 理后的电流、电压数值；PS2键盘5与主处理器FPGA芯片3相连，用于对主处理器FPGA芯片 3配置数据；EPCS 16芯片6与主处理器FPGA芯片3相连，用于存储主程序，复位时主处理 器FPGA芯片3将首先执行该程序；JTAG下载口 7与EPCS 16芯片6相连，由S0PC Bilder 生成的硬件系统及应用程序通过该口下载到EPCS 16芯片6中；JTAG调试口 8与主处理器 FPGA芯片3相连，用于在线调试系统；FLASH芯片9与主处理器FPGA芯片3相连，系统掉电 时，存储于FLASH芯片9中的数据和程序不会消失；SDRAM芯片10与主处理器FPGA芯片3 相连，用于保存光纤14接收到的电流、电压、状态数据；以太网控制器11与主处理器FPGA 芯片3相连，用于将经过传输层、网络层封包后的IP数据包进行以太网封包，封装灵活配置 的以太网帧即IEC 61850-9-2报文；以太网驱动器12与主处理器FPGA芯片3及以太网控制 器11相连，其内置高精度IEEE 1588时钟，用于网络对时；晶振13用于为整个系统提供时 钟；主处理器FPGA芯片3与光纤口 14、 15、 16相连，主处理器FPGA芯片3用于接收经过光 纤口 14上传输过来的电流、电压信号，经插值计算、数字滤波、数字积分及数字定标运算后 分别通过光纤口 15以IEC 60044-8规定的FT3帧格式及通过光纤口 16以IEC 61850-9-2 格式发送。 在主处理器FPGA芯片3上构建了 S0PC硬件系统，所述的S0PC系统包括
Avalon总线模土央7#，所述Avalon总线模土央7#是外设1#， 2#， 3#， 4#， 5#， 6#， 9#， 10#， 11#， 12#， 13#， 14#， 15#之间通信的主要信道，由各类控制、数据和地址信号及仲裁逻辑 组成； Nios 1I处理器核lft为32位的可配置软核处理器，主频50MHz，采用32位的RISC 指令集，32位数据通道，5级流水线技术，在Altera公司提供的Nios II IDE集成开发环境 下可完成合并单元的软件开发任务；
系统用定时器2#用来生成中断请求信号或用内部控制位进行中断屏蔽；
片上R0M3#内存储监控(GERMS)程序，片上ROM的首地址设置为系统PC指针地址， 系统上电运行后就首先运行GERMS程序，通过GERMS程序完成一些初始化过程并引导整个 启动流程； LCD控制器4#通过主处理器FPGA芯片3的引脚与LCD显示屏4的引脚相连，控制 向LCD显示屏4写数据； PIO 口 5#通过主处理器FPGA芯片3的引脚与PS2键盘5的引脚相连，用于接收 PS2键盘5发送过来的配置信息； EPCS控制器6#通过主处理器FPGA芯片3的引脚与EPCS 16芯片6的引脚相连， Nios II系统可由此向EPCS 16芯片存入程序源代码、存储非易失性的程序和数据以及管 理主处理器FPGA芯片3的配置数据； 三态桥8#创建了一个片外存储器总线，Nios II1#通过Avalon总线7#及三态桥 8#上的Flash控制器9#、 SDRAM控制器10#及以太网控制逻辑11#分别对Flash芯片9、 SDRAM芯片IO及以太网控制器芯片ll进行控制，允许共享片外存储器总线的地址线和数据 线，但需提供独立的片选、读/写控制信号； 精确时钟标记单元12#由硬件描述语言VHDL开发，通过主处理器FPGA芯片3的 引脚与以太网控制器11及以太网驱动器12的Mil接口相连； 同步脉冲产生模块13#通过主处理器FPGA芯片3的引脚与晶振13相连，通过分 频得到秒脉冲； UART控制器14#通过主处理器FPGA芯片3的引脚与光纤口 14相连，接收光纤口 传送过来的6路高压侧电流、电压及状态信号； UART控制器15#通过主处理器FPGA芯片3的引脚与光纤口 15相连，以FT3帧格 式发送经过处理后的数据； 系统中的Nios II处理器1#通过Avalon总线7#读取UART控制器14#中的寄存 器值后，由Nios II处理器1#控制SDRAM控制器10#将通过Avalon总线7#传送过来的 数据将写入SDRAM芯片10中，然后Nios II处理器1#通过Avalon总线(#读取SDRAM芯 片10中的数据，将其进行播值计算、数字滤波、数字积分、数字定标后由Nios II处理器1# 分别控制以太网控制逻辑11#及UART控制器15#，以太网控制逻辑11#控制以太网控制器 11、以太网驱动器12将经数字处理后的数据以IEC 61850-9-2报文发送，UART控制器15# 将经数字处理后的数据以IEC 60044-8规定的FT3报文发送。
在本实施例中， 主处理器FPGA芯片3选用EP2C20F256C8，ARM芯片2选用AT91RM9200，SDRAM芯片 10选用MT48LC8M16A2、FLASH芯片9选用E28F128J3A-150、以太网控制器11选用LAN9215， 以太网驱动器12选用DP83640。主处理器电路由主处理器FPGA芯片3、EPCS 16芯片6及 JTAG 口组成，其中主处理器FPGA芯片3的弓|脚K3、 Rl、 Bl、 G3、 A2、 C7、 E7、 A15、 CIO、 EIO、 B16、G14、K14、R16、M10、P10、T15、M7、P7、T2接+3. 3V电源；引脚F9、 FIO、 G7、 G9、 Gll、 H7、 H10、H11、 J6、 J7、 J10、K6、K8、L7、L8、L6、F11、E5、M12接1. 2V电源；引脚M5、 E12、 F6、 Lll 分别经过一个47 ii H的电感接+1. 2V电源及通过三个并联的0. 1 ii F、0. 01 ii F独石电容及 10ii F电解电容接地；引脚F7、F8、G6、G8、G10、H6、H8、H9、 J8、J9、 J11、K7、K9、K11、L9、L10、
7A1、A16、B2、B15、C8、C9、E8、E9、H3、H14、 J3、 J14、M8、M9、P8、P9、R2、R15、T1、T16、L5、N5、 F12、 D12、 D5、 F5、 N12、 L12、 M6、 Ell、 E6、 Mil接地；在电源和地之间并联0. 1 ii F独石电容 和10iiF电解电容来去耦合；引脚F2、G2、G1、H5分别作为现在编程口 (JTAG)的TCK、TD0、 TMS和TDI端，同时，F2、 Gl、 H5分别通过一个10K的电阻接地；引脚Fl、 H4、 C3、 F4分别接 EPCS 16的DATA、DCLK、ASDI、nCS端及下载口 (JTAG)的7、 1、9、8 ;脚引脚M13通过10K电 阻接+3. 3V电源；引脚J5、L13分别接下载口 (JTAG)的引脚NCONFIG、C0NF_D0NE端并分别 通过10K电阻接+3. 3V电源；G5接下载口 (JTAG)的nCE端及通过10K电阻接地；引脚K2、 Kl、 K4、 K5、 Ll、 L2分别与6个输入光纤头的DATA端相连；引脚M1、 M2分别与2个输出光 纤头的CATH端相连；引脚H2与晶振的OUTPUT端相连；引脚B3、 A3、 A4、 B4、 A5、 B5、 C4、 C5、 C6、 D6、 D7、 A6、 B6、 D8、 B7、 A7、 P5、 P4、 T4、 R4、 T5、 R5、 N7、 T6、 R6、 P6、 N6、 N8、 T7、 R7、 T8、 R8 与Flash芯片E28F128J3A-150的DQ0D-Q15端、ARM芯片AT91RM9200的DATA0-DATA31端、 两片SDRAM芯片MT48LC8M16A2的DQ0-DQ15端、以太网控制器LAN9215的D0-D15端相连； 引脚H12、 J12、 G16、 G15、 F15、 F16、 H13、 G12、 G13、 E13、 F13、 D15、 D16、 E15、 E16、 F14、 C15、 C16、C14、C13、M16、L14、L15、L16、K16、K15与Flash芯片E28F128J3A-150的A1-A24端、ARM 芯片AT91RM9200的ADDR0-ADDR25端、SDRAM芯片MT48LC8M16A2的LDQM、 A0-A9、 All、 NC、 BA0、BA1端、以太网控制器LAN9215的Al-A7端相连；引脚D2、D1、E3、E1、E2、B14、A14、C13、 R3 、 T3 、 A10分别与ARM芯片AT91RM9200的NCS4_A、 NCS2_A、 AFu 11_A、 Fu 11_A、 /RD_A、 FIQ_ A、 IRQ3_A、 /WRL_A、 PB20_A、 PB21_A、 PB26_A端相连；引脚M3、 L3、 Nl、 N2、 Pl、 P2、 N3、 N4、 P3 与SDRAM芯片MT48LC8M16A2的SDAIO、 SDCS、 RAS、 CAS、 SDWE、 SDCKE、 SDCK、 NBS3、 NBS1端相 连；引脚B13、 A13、 B12、 E4与Flash芯片E28F128J3A-150的NCSO_F、 /WRL_F、 /RD_F、 NRST 端相连;引脚C11、B11、A11、B10与以太网控制器LAN9215的/RD_L、 /WRL_L、 IRQ5_L、 NCS5 端相连;弓l展卩T11、R11、P11、R10、T10、P12、P13、N11、T12、R12、T13、R13、T14与LCD—12864 的LCDRS、 LCDRW、 LCD_CS1、 LCD_CS2、 LCD_E2、 LCDD0-LCDD7端相连；引脚R14、 T9与PS_2键 盘接口的PS2DAT、 PS2CLK端相连；引脚R9接复位电路。 SDRAM电路，由两片SDRAM芯片IO组成，该电路的15位地址线、32位数据线、引 脚SDAIO、 SDCS、 RAS、 CAS、 SDWE、 SDCKE、 SDCK和主处理器FPGA芯片3相应的引脚A0_A14、 D0-D31、 SDAIO、 SDCS、 RAS、 CAS、 SDWE、 SDCKE、 SDCK相连。
下面对本发明的工作原理和工作过程作详细描述 图3为本发明的主要工作流程图。下面以发送一次报文为例进行说明，其步骤如 下 (1)系统启动流程
①系统上电。 ②系统自动运行监控(GERMS程序)，关闭中断，防止来自串口、定时器以及其它外 设的中断请求； ③程序初始化寄存器串口，设置当前寄存器窗口指针。 ④程序设置中断优先级为63保证允许中断时所有中断请求都能够被响应并且初 始化堆栈指针。 ⑤监控程序根据Flash芯片9中某一固定地址的数据判断Flash芯片9中是否有 应用程序，有则运行Flash芯片9中的用户应用程序；没有或处于复位调试模式，则等待用户的标准命令输入。至此系统的引导过程结束 [OO49] (2)重采样脉冲的生成 ①Nios II系统初始化，开启内部同步脉冲信号产生模块13#。 ②Nios II处理器1#判断是否接收到秒脉冲同步信号，如果没有接收到，则重复
步骤②。若接收到，则进入步骤③进行进一步判断。 ③判断脉冲信号是否正确，包括脉冲是否宽度大于10i!s，脉冲间隔是否大于 500ms，若脉冲不符合要求，则返回步骤②，此时由晶振产生重采样脉冲，若符合要求则进入 步骤 。 ④由主处理器FPGA芯片3中的PLL锁相环分频产生重采样脉冲，并由硬件计数进 行补偿。然后返回步骤②；
(3)串口接收 ①Nios II系统初始化，开启串口接收中断子程序。 ②判断6个UART控制器14#是否接收到高压侧采集器发送过来的电流电压信号 报文的起始符。若没有接收到，则重复步骤②。若接收到，则进入步骤③进行进一步判断。
③判断起始符是否正确(起始符自己定义)，若正确，则读取采样数据并对最后的 校验码进行验证，若正确，则由Nios II处理器1#控制SDRAM控制器10#将数据传输至存 储区SDRAM芯片10中，并且将相应寄存器中的错误标记位置"O"。若起始符不正确或者校 验码验证不正确，则由Nios II处理器1#控制SDRAM控制器10#将特定的数据传输至存储 区SDRAM芯片10中，并且将相应寄存器中的错误标记位置"1"。然后返回步骤②。
(4)Nios系统的数字信号处理流程 Nios系统中进行的数字信号处理包括插值计算，方法采用公知的一次拉格朗日 插值算法；数字滤波，采用16阶FIR滤波；数字积分，数字积分公式采用梯形公式；数字定 标，相当于乘以一个比例系数，比例系数的确定根据IEC60044-8标准的规定。
(5)串口发送中断子程序 ①Nios II系统初始化，开启串口接收中断子程序。 ②判断FIF0中数据是否已经排好序，若没有排好，则重复步骤②。若已经排好，则 进入步骤③。 ③将数据按IEC 60044-8规定的FT3帧格式由Nios II处理器1#控制UART控制 器15#经光纤口 15发送。即以曼彻斯特码传输，速率为5Mbit/S。
(6)以太网接收/发送过程 ①初始化以太网控制器ll，控制器芯片选用LAN9215，设置工作方式。 ②初始化协议栈。协议栈使用目前在嵌入式应用中已经很成熟的uIP(由于其是
针对8位处理器的，故需将其修改为16位) ③Nios I 1处理器1#判断是否收到数据，若收到则进入步骤 ;若没收到，则判 断是否接收到发送数据命令，若有发送数据命令，则按IEC61850-9-2规约规定的帧格式由 Nios II处理器1#控制以太网控制逻辑11#、以太网控制器11、以太网驱动器12经光纤口 16发送，若没有，则重复步骤③。
读取数据。 (7) IEEE 1588时钟同步(需要上述说述的合并单元两个，分别作为主、从设备)
①主设备通过以太网向从设备广播发送IEEE 1588 Sync报文，同时记录该报文实 际离开主设备的准确时刻t。； ②从设备通过以太网控制芯片(物理层)接收IEEE 1588报文。判断是否为Sync 报文，若为Sync报文则记录该报文到达的准确时刻 ③主设备将记录的Sync报文离开的准确时刻t。通过FolloW_Up报文广播给从设 备。则从设备与主设备的时钟偏移为t「t。-t' (t':线路延时)。 ④从设备向主设备以点对点的方式发出传输延时测量请求报文Delay—Req。从设 备记录该报文离开的准确时刻t2。 ⑤主设备监测该报文到达的准确时刻t3，并在Delay—Resp报文中将使时刻t3发 回。则线路延时t' = (WVt2)/2。
权利要求
一种基于软核的光电电流互感器合并单元，由主处理器FPGA芯片(3)及外围电路组成，外围电路由电源模块(1)，ARM芯片(2)，LCD显示屏(4)，PS2键盘(5)，EPCS 16芯片(6)，JTAG下载口(7)，JTAG调试口(8)，FLASH芯片(9)，SDRAM芯片(10)，以太网控制器(11)，以太网驱动器(12)，晶振(13)，光纤口(14，15，16)组成，电源模块(1)用于对整个系统进行供电；ARM芯片(2)用于做人机接口界面；LCD显示屏(4)与主处理器FPGA芯片(3)相连，用于显示经主处理器FPGA芯片(3)处理后的电流、电压数值；PS2键盘(5)与主处理器FPGA芯片(3)相连，用于对主处理器FPGA芯片(3)配置数据；EPCS16芯片(6)与主处理器FPGA芯片(3)相连，用于存储主程序，复位时主处理器FPGA芯片(3)将首先执行EPCS16芯片(6)中的程序；JTAG下载口(7)与EPCS16芯片(6)相连，由SOPC Bilder生成的硬件系统及应用程序通过该口下载到EPCS16芯片(6)中；JTAG调试口(8)与主处理器FPGA芯片(3)相连，用于在线调试系统；FLASH芯片(9)与主处理器FPGA芯片(3)相连，系统掉电时，存储于FLASH芯片(9)中的数据和程序不会消失；SDRAM芯片(10)与主处理器FPGA芯片(3)相连，用于保存光纤(14)接收到的电流、电压、状态数据；以太网控制器(11)与主处理器FPGA芯片(3)相连，用于将经过传输层、网络层封包后的IP数据包进行以太网封包，封装灵活配置的太网帧即IEC 61850-9-2报文；以太网驱动器(12)与主处理器FPGA芯片(3)及以太网控制器(11)相连，其内置高精度IEEE 1588时钟，用于网络对时；晶振(13)用于为整个系统提供时钟；主处理器FPGA芯片(3)与光纤口(14、15、16)相连，用于接收经过光纤口(14)上传输过来的电流、电压信号，经插值计算、数字滤波、数字积分及数字定标运算后分别通过光纤口(15)以IEC 60044-8规定的FT3帧格式及通过光纤口(16)以IEC 61850-9-2格式发送。
2. 根据权利要求1所述的基于软核的光电电流互感器合并单元，其特征在于，主处理 器FPGA芯片(3)上构建了 S0PC硬件系统，所述的S0PC系统包括Avalon总线模块(7#)，所述Avalon总线模块(7#)是外设(1#， 2#， 3#， 4#， 5#， 6#， 9#， 10#， 11#， 12#， 13#， 14#， 15#)之间通信的主要信道，由各类控制、数据和地址信号及仲裁逻 辑组成；Nios II处理器核(1#)为32位的可配置软核处理器在Altera公司提供的Nios IIIDE集成开发环境下可完成合并单元的软件开发任务；系统用定时器(2#)用来生成中断请求信号或用内部控制位进行中断屏蔽； 片上R0M(3ft)内存储监控(GERMS)程序，片上ROM(3ft)的首地址设置为系统PC指针地址，系统上电运行后就首先运行GERMS程序，通过GERMS程序完成一些初始化过程并引导整个启动流程；LCD控制器(4#)通过主处理器FPGA芯片(3)的引脚与LCD显示屏(4)的引脚相连，向 LCD显示屏(4)写数据；PIO 口 (5#)通过主处理器FPGA芯片(3)的引脚与PS2键盘(5)的引脚相连，用于接收 PS2键盘(5)发送过来的配置信息；EPCS控制器(6#)通过主处理器FPGA芯片(3)的引脚与EPCS 16芯片(6)的引脚相 连，Nios II系统可由此向EPCS芯片(6)存入程序源代码、存储非易失性的程序和数据以 及管理主处理器FPGA芯片(3)的配置数据；三态桥(8#)创建了一个片外存储器总线，Nios 11(1#)通过Avalon总线(7#)及三态桥(8#)上的Flash控制逻辑(9#)、SDRAM控制逻辑(10#)及以太网控制逻辑(11#)分别对 Flash芯片(9)、 SDRAM芯片(10)及以太网控制器芯片(11)进行控制，允许共享片外存储 器总线的地址线和数据线，但需提供独立的片选、读/写控制信号；精确时钟标记单元(12#)由硬件描述语言VHDL开发，通过主处理器FPGA芯片(3)的 引脚与以太网控制器(II)及以太网驱动器(12)的MII接口相连；同步脉冲产生模块(13#)通过主处理器FPGA芯片(3)的引脚与晶振(13)相连，通过 分频得到秒脉冲；UART控制器(14#)通过主处理器FPGA芯片(3)的引脚与光纤口 (14)相连，接收光纤 口传送过来的6路高压侧电流、电压及状态信号；UART控制器(15#)通过主处理器FPGA芯片(3)的引脚与光纤口 (15)相连，将经数字 处理后的数据以FT3帧格式发送；系统中的NiosII处理器(1#)通过Avalon总线(7#)读取UART控制器(14#)中的寄 存器值后，由Nios II处理器(1#)控制SDRAM控制器(10#)将通过Avalon总线(7#)传送 过来的数据将写入SDRAM(IO)中，然后Nios II处理器(1#)通过Avalon总线(7#)读取 SDRAM(IO)中的数据，将其进行插值计算、数字滤波、数字积分、数字定标后由Nios II处理 器(1#)分别控制以太网控制逻辑(11#)及UART控制器(15#)，以太网控制逻辑(11#)控制 以太网控制器(11)、以太网驱动器(12)将经数字处理后的数据以IEC 61850-9-2报文发 送，UART控制器(15#)将经数字处理后的数据以IEC 60044-8规定的FT3报文发送。
全文摘要
一种基于软核的光电电流互感器合并单元，由主处理器FPGA芯片及外围电路组成，外围电路由电源模块，ARM芯片，LCD显示屏，PS2键盘，EPCS16芯片，JTAG下载口，JTAG调试口，FLASH芯片，SDRAM芯片，以太网控制器，以太网驱动器，晶振，光纤口组成。主处理器FPGA芯片用于接收经过光纤口上传输过来的电流、电压信号，经插值计算、数字滤波、数字积分及数字定标运算后分别通过光纤口以IEC 60044-8规定的FT3帧格式及通过光纤口以IEC 61850-9-2格式发送。
文档编号H02J13/00GK101795019SQ201010018218
公开日2010年8月4日 申请日期2010年1月19日 优先权日2010年1月19日
发明者姚静, 朱斌, 梅军, 郑建勇, 钟天成, 黄灿 申请人:东南大学