使用电容性耦合钳位电路用于保护低电压磁芯晶体管免受高电压输出的esd保护的制作方法

专利名称：使用电容性耦合钳位电路用于保护低电压磁芯晶体管免受高电压输出的esd保护的制作方法
技术领域：
本发明涉及静电放电(ESD)保护电路，特别涉及保护磁心晶体管免受电容性耦合 ESD脉冲。
背景技术：
小型电子装置如集成电路(IC)，容易因静电放电(ESD)而受到损害和产生故障。 所以有各种ESD保护结构放置在IC输入、输出或双向I/O插针的附近。许多保护结构都使 用无源部件，如串联电阻器、二极管、和厚氧化膜晶体管。另一种类型的ESD结构使用有源 晶体管以安全地分流ESD电流。随着制造能力的提高，装置尺寸得以缩减，在正常运作期间低电压被施加到晶体 管。这些小型晶体管更容易受到过电压而产生故障，但能够在低电源电压下运行，从而仅消 耗较少功率，并产生较少的热。这种小型晶体管经常放置在IC的内部“磁芯”内，而栅长(gatelength)高于最小 值的大型晶体管被放置在磁芯的周围。使用这些大型晶体管，ESD保护结构被安置在外围。尽管小型磁芯晶体管的内部节点没有直接与IC的输入输出焊盘连接，发明者认 识到，部分ESD脉冲可以被电容性耦合到内部的磁芯晶体管，导致磁芯发生不必要的损害， 尽管外围有ESD保护结构。磁芯晶体管的较薄栅氧化层可能被短路，因为相当小的电容性耦合电流施加到极 小的磁芯装置，衬底结(substrate junctions)会发生熔化。机器或人的静电就能产生这 种破坏性电流，其仅有部分被外围输入保护电路屏蔽。图1是一个现有技术的混合电压芯片，其有一个ESD保护电路。磁芯电路20包括 磁芯晶体管24，26，其有较小的通道长度，可以被几年前还看作是正常电压的电压损害。磁 芯电路20从调压器(voltageregulator) 14接收一个减小的电源电压VDDi，调压器将外部 电源电压VDDx降压到一个能够安全施加到磁芯晶体管24，26和磁芯电路20里其它晶体管 的电压。例如，VDDx可以是5伏特，而VDDi可以是3伏特、1. 8伏特、1. 2伏特、或一些其它 值。在磁芯电路20里可以有几千个磁芯晶体管。磁芯晶体管24，26驱动电平转换器(level shifter) 18里的晶体管，电平转换器 也接收来自调压器14的VDDi。使用来自调压器14的VDDi，电平转换器18升高由磁芯晶 体管24产生的高电平输出电压。接着，由电平转移器18升高的高电压被施加到p-通道输 出晶体管12的栅极，允许输出焊盘被驱动到VDDx，其被施加到p-通道输出晶体管12的源 极。电平转换器18也驱动n-通道输出晶体管10的栅极以将输出拉低。免受ESD脉冲的保护是由栅极接地晶体管30提供，其是一个n-通道晶体管，其栅 极、源极和衬底都被接地。可以开启栅极接地晶体管30以分流ESD脉冲到地面，无论是通 过普通的通道传导一个负ESD脉冲，还是通过漏-源击穿电压(寄生NPN晶体管的雪崩式 击穿电压)。一个较厚的场氧化层(field-oxide)可以用于栅极接地晶体管23的栅氧化层，而不是更容易受到损害的薄的栅氧化层。当栅极接地晶体管30开启时，通过分流电流到地面，能够保持输出晶体管10， 12漏极上的电压低于其击穿电压，从而保护它们以及磁芯电路20，其进一步由输出晶体管 10，12和电平转换器18保护。因此，在磁芯电路20里的磁芯晶体管24，26受到很好的保 护。较小的栅长和装置尺寸用于磁芯晶体管24，26和磁芯电路20里的其它晶体管，而 较大的栅长和装置尺寸用于输出晶体管10，12和栅极接地晶体管30。较大的装置不容易受 到ESD破坏。图2显示一个现有技术的漏极开路芯片(open drain chip)。没有使用推挽输出 电路(push-pull output circuits)来驱动输出至高和低，仅仅使用了一个下拉输出驱动 器(pull-down output driver)。可以添加一个上拉电阻器到输出，无论是芯片内还是芯 片外。由于n-通道输出晶体管10比上拉晶体管源极驱动更多电流，当n-通道输出晶体管 10开启时，节点0UTPAD和输出焊盘被拉低。当n-通道输出晶体管10关闭时，由于上拉电 阻器，节点0UTPAD和输出焊盘的电压逐渐上升。由于没有p-通道输出晶体管用于漏极开路输出，因此不需要图1的电平转换器 18。磁芯晶体管24，26能够直接驱动n-通道输出晶体管10的栅极。尽管调压器14仅提 供VDDi到磁芯电路20，因此，n-通道输出晶体管10的栅极被驱高到VDDi而不是到VDDx， VDDi足够高到开启n-通道输出晶体管10并将输出拉低，尽管如果施加VDDx时，会更加缓慢些。ESD保护仍然是由栅极接地晶体管30提供。但是，由于缺少电平转换器18，仅通 过n-通道输出晶体管10的栅极，隔离磁芯电路20和输出节点0UTPAD。磁芯晶体管的ESD故障发明者已经注意到，这些类型的漏极开路芯片比如图1所示的推挽输出更易受到 ESD损害。虽然n-通道输出晶体管10有更大的栅长，不会受典型ESD脉冲的破坏，但是磁 芯晶体管24，26有更小的栅长和其它特征尺寸，发现当n-通道输出晶体管不使用时会发生故障。标准ESD脉冲的保护如图3A-C所示。通常在人身上累积的静电能够放电穿过输入插阵或半导体集成电路(IC或芯 片)。使用自动测试器，其施加一个电压穿过不同对的芯片插针，IC芯片通常会被测试对这 种静电放电(ESD)的抵抗力。可以选择任何一对插针进行ESD测试。图3A-C显示一个ESD 保护电路的正常成功运作。在图3A里，栅极接地晶体管30在利用典型电源和接地电压进行正常运作期间被 关闭。但是，当一个正ESD脉冲被施加在焊盘(节点0UTPAD)和地面之间时，较大的漏-源 电压导致雪崩式击穿发生在栅极接地晶体管30的栅极之下，并且栅极接地晶体管30将其 栅极下的电流传导到地面，通过寄生NPN晶体管。在栅极接地晶体管30里也可以有其它击 穿机制。但是，ESD脉冲必须产生一个足够高的电压在节点0UTPAD上以启动此击穿。一旦 有击穿，电流从节点0UTPAD流到地面，也可能发生反弹效应(snap-back effect)，其中栅 极接地晶体管30继续在小于初始击穿电压的电压上导电。分流穿过栅极接地晶体管30的 电流会很快降低节点0UTPAD上的电压，从而保护磁芯电路20。
使用比较器28以比较VDDi和一个参考电压Vref，并调整调压器22的电阻，调压 器14产生VDDi。图3B显示当施加一个ESD脉冲时在节点0UTPAD上的电压随着时间变化的曲线 图，而图3C显示内部节点NG有一个低电压脉冲，其通过寄生米勒电容器32从节点0UTPAD 被耦合到节点NG。电容器32是由n-通道输出晶体管10的栅-漏重叠形成，并当n_通道 输出晶体管10是一个被设计以驱动较大外部负载的大型晶体管时，其可以是真实的。该米 勒电容器被看作是寄生的，在电容器32里可以包括其它寄生电容器。栅极接地晶体管30被设计以通过工业标准的ESD测试。基于一些模型，这些测试 产生ESD脉冲，如ESD机器模型，其通过将一个被充电到100-400伏特的200-pF电容器放 电以建立ESD脉冲，或ESD人体模型，其通过将一个被充电到1000-4000伏特的100-pF电 容器放电以建立ESD脉冲。人体模型通过一个1. 5K欧姆的电阻器将电容器放电，电阻器限 制了脉冲的峰值电流，但延长了脉冲的持续时间。由于ESD人体模型(HBM)和机器模型(MM)的电流是由一个小型100或200pF电 容器放电，电流放电的持续时间将会非常短。非标准ESD脉冲的保护失灵如图4A-C所示。但是，与HBM相比，一些现实世界的ESD脉冲的持续时间更长和/或电压更低。 磁芯电路20里的磁芯晶体管26可能被过电(EOS)脉冲烧坏，其电压较低，但具有较长持 续时间的高电流(lOOma以上)。在真实世界里的用于电信和数据通信应用的热插拔接口 (hot-swap interface)可能产生这些类型的脉冲。图4A-C显示当一个非标准的ESD脉冲出现时一个ESD保护电路的失灵。当ESD 脉冲的持续时间比HBM更长时，由ESD脉冲形成的峰值电压会降低。有时，ESD脉冲有一个 低电压，其是由HBM或一个标准ESD测试机器建立的。当一个高电压ESD脉冲能够保护免受损害时，而一个低电压ESD脉冲导致损害是 令人诧异的。低电压导致损害而高电压不会是与直觉相反的。但是，发明者已经注意到这 种异常现象。在图4A里，当n-通道输出晶体管10和栅极接地晶体管30没有显示有损害时，在 磁芯晶体管26里却能够观察到损害。这种磁芯损害发生在当一个低电压ESD脉冲如图4 所示的那种被施加到焊盘和节点0UTPAD时，与图3B相比，当施加标准ESD脉冲时，产生一 个高电压在节点0UTPAD。发明者推理，因为不够标准的ESD脉冲施加到节点0UTPAD的低电压低于击穿电 压，因此不足以开启栅极接地晶体管30。也有可能栅极接地晶体管30最终开启了但比平常 晚，有时间损害磁芯晶体管26。在节点0UTPAD上的低电压脉冲阻止或延迟开启栅极接地晶体管30，从而没有电 流被分流到地面。相反，在节点0UTPAD上的电压升高，并且这种电压上升通过寄生米勒电 容器32被电容性耦合到节点NG。节点NG的电压上升可能看上去很小，但小尺寸的磁芯晶体管24，26对高于VDDi 的电压非常敏感。正如发明者所观察到的一样，节点NG上电压的轻微上升足以损害磁芯晶 体管24，26。图4C显示内部节点NG的电压稍微升高，并且比图3C的标准ESD脉冲测试要长一段时间。内部节点NG的实际电压是未知的，但在此可以由发明者推理得到。与节点0UTPAD的电压上升相比，节点NG的电压上升量依赖于寄生米勒电容器32 的电容耦合比。当n-通道输出晶体管10很大时，寄生电容器32也很大，而磁芯晶体管24， 26的漏极电容可以非常小。这种组合产生一个相当大的耦合比，从而提高节点NG上的脉冲 电压。图5A-D是比较标准的高电压ESD测试和不够标准的低电压ESD测试的运行条件 的曲线图。一个标准ESD测试如图5A-B所示。图5A显示一个电流_电压曲线图。当ESD脉冲被施加到在节点0UTPAD上的焊盘 时，刚开始栅极接地晶体管30被关闭，因此电流很低，电压开始上升。一旦电压高于雪崩式 击穿电压VT0，电流大幅上升，电流持续上升，电压降低(反弹)。同样，一旦ESD脉冲通过 寄生米勒电容器32被耦合到其漏极，磁芯晶体管26以反弹模式导电。通过磁芯晶体管26 的电流远远小于穿过栅极接地晶体管30的电流。图5B显示当标准ESD脉冲被施加时焊盘节点和内部节点的电压-时间关系图。 ESD脉冲将焊盘节点0UTPAD的电压升高到一个高于击穿电压VT0的水平。一些上升电压通 过寄生米勒电容器32被耦合到磁芯晶体管24，26的漏极。但是，一旦栅极接地晶体管30 开启，节点0UTPAD上的电压脉冲迅速下降，缩短内部节点NG上的脉冲宽度。如果栅极接地 晶体管30迅速开启，内部节点NG上的脉冲没有时间达到能够损害磁芯晶体管24，26的高 电压。电压始终位于磁芯晶体管24，26的雪崩式击穿电压VTC以下。图5C显示当低电压脉冲被施加时的电流_电压曲线图。当不够标准的ESD脉冲 被施加到节点0UTPAD上的焊盘时，刚开始栅极接地晶体管30被关闭，因此电流很低，电压 开始上升。一旦电压高于击穿电压，电流上升，电流持续上升，电压下降(反弹)。但是，因 为低ESD脉冲，栅极接地晶体管30更缓慢地打开。磁芯晶体管26早于图5A的打开，一旦 ESD脉冲通过寄生米勒电容器32被耦合到其漏极时开始反弹。由于磁芯晶体管26比栅极 接地晶体管30有更短的栅长，其大幅反弹，如图5C所示。与图5A里的相比，通过磁芯晶体 管26的电流更接近在图5C里通过栅极接地晶体管30的电流。图5D显示当不够标准的ESD脉冲被施加时焊盘节点和内部节点的电压-时间关 系图。不够标准的ESD脉冲将焊盘节点0UTPAD的电压上升到一个初始低于击穿电压VT0的 中间电平。一部分这种电压上升通过寄生米勒电容器32被耦合到磁芯晶体管24，26的漏 极。节点NG在图5D里比在图5B里达到一个更高的电压电平，因为栅极接地晶体管30由 于不够标准的ESD脉冲被延迟开启。电压上升到磁芯晶体管24，26的雪崩式击穿电压VTC 以上。更高的NG电压及其长持续时间击穿磁芯晶体管26，当节点NG上的电压超过磁芯晶 体管的第二击穿电压时，对磁芯电路20产生不可逆的损害。一旦栅极接地晶体管30开启，节点0UTPAD上的电压脉冲下降，缩短内部节点NG 上的脉冲宽度。但是，由于栅极接地晶体管30开启得太慢，或者永远不开启，内部节点NG 上的脉冲的持续时间更宽，有时间达到能够损害磁芯晶体管24，26的高电压。因此，与图5B 相比，图5D里的更宽更长的NG脉冲被认为导致在磁芯晶体管26上看到的损害。在雪崩式 击穿发生之后，热失控击穿可能在下一次发生，导致永久破坏。期望有一种静电放电(ESD)保护电路，其能够保护免受不够标准的ESD脉冲损害。 期望有一种改进的ESD保护电路，其能够保护免受高和低电压ESD脉冲带来的损害。


图1是一个现有技术的具有ESD保护电路的混合电压芯片；图2显示一个现有技术的漏极开路芯片；图3A-C显示一个ESD保护电路的正常成功的运作；图4A-C显示当一个非标准ESD脉冲发生时一个ESD保护电路的失灵。图5A-D是比较标准的高电压ESD测试和不够标准的低电压ESD测试的运行条件 的曲线图；图6是一个电容性耦合ESD保护电路的结构示意图；图7是在具有和不具有图6保护电路的内部节点NG上的电压的曲线图；图8是另一个电容性耦合ESD保护电路的结构示意图。
发明详述本发明涉及改进的ESD保护电路。以下描述使本领域技术人员能够制作和使用在 特定应用及其要求的上下文里提供的本发明。对本领域技术人员而言，优选实施例的各种 修改是显而易见的，并且在此定义的通用规则可以被施加到其它实施例。所以，本发明不是 意在受限于所述和所示的特定实施例，而是属于与在此披露的规则和新颖性特征一致的更 广范围内。发明者已经观察到对磁芯晶体管的损害，而没有损害发生在输出和ESD保护电路 里的外围晶体管。因此，ESD保护电路不能保护内部磁芯电路。这可以从没有电平转换器 的漏极开路输出观察到。图6是一个电容性耦合的ESD保护电路的结构示意图。在磁芯电路20里的磁芯 晶体管24，26驱动节点NG到n-通道输出晶体管10的栅极，其驱动输出焊盘，节点0UTPAD。 漏极开路输出更容易损害磁芯晶体管。不使用一个栅极接地晶体管与n-通道输出晶体管10并联，n-通道输出晶体管10 既充当输出晶体管又充当ESD保护晶体管。在正常运行期间，栅极耦合节点CG通过n-通道禁止晶体管56 (di sab 1 ing transistor)被驱动到地面，其有VDDi或VDDx施加到其栅极。因此，n_通道禁止晶体管56 在施加电源功率时通常是开启的，使得节点CG被有源接地。接地电阻器54也将节点CG接 地，尽管是以一个比n-通道禁止晶体管56更低的比率。由于栅极耦合节点CG在正常电源接通运作期间被接地，栅极接地晶体管50的栅 极被接地。因此，栅极接地晶体管50在正常运行期间被关闭。当断开电源时，n-通道禁止晶体管56的栅极接地漏电，从而关闭n_通道禁止晶 体管56。当一个ESD脉冲施加到焊盘，节点0UTPAD时，接着，节点0UTPAD上的电压上升被 ESD耦合电容器52耦合到栅极耦合节点CG。ESD耦合电容器52使得栅极耦合节点CG的电 压上升，直到栅极接地晶体管50的栅-源电压大于一个晶体管阈值，大约是0. 7伏特。然 后，栅极接地晶体管50开启，将内部节点NG放电到地面。由于现在n-通道输出晶体管10 的栅极被接地，其充当图2的栅极接地晶体管30。当ESD脉冲有一个电压高于n-通道输出晶体管10的击穿电压时，n_通道输出晶
9体管10击穿并将ESD电流传导到地面。但是，当ESD脉冲是不够标准的，焊盘节点0UTPAD上的电压小于击穿电压，n_通 道输出晶体管10不会开启。这种在焊盘节点0UTPAD上的电压上升可以通过寄生米勒电容 器32被耦合到内部节点NG。但是，由于栅极接地晶体管50开启，内部节点NG上的任意电 压上升被迅速地分流到地面，因为电流流经栅极接地晶体管50到地面。因此，栅极接地晶 体管50防止了内部节点NG上的较大或较长持续时间的电压上升，栅极接地晶体管50被耦 合穿过ESD耦合电容器52的ESD脉冲而开启。图7是在具有和不具有图6保护电路的内部节点NG上的电压的曲线图。一个不 够标准的ESD脉冲被仿真并被施加到焊盘节点0UTPAD。曲线90显示当使用图2的现有技术电路时内部节点NG的电压。内部节点电压上 升到刚好5伏特以上，但有一个宽的区域，并保持在3伏特以上达100纳秒(ns)。尽管电压 不是很高，高于VDDi的长持续时间会损害磁芯电路。曲线92显示当图6的电容性耦合的ESD保护电路被仿真时内部节点NG的电压。 内部节点NG的峰值电压仍然接近5伏特，但峰值电压的持续时间较短。内部节点电压在大 约20ns内迅速地下降到3伏特以下。栅极接地晶体管50迅速开启以将内部节点NG放电 到地面。如图所示，内部节点NG的电压甚至可能为负。当栅极接地晶体管50关闭时，可能 发生这种情况，内部节点NG下降到阈值以下(大约是0. 5伏特)。当焊盘节点0UTPAD上的 ESD脉冲仍然下降时，这种下降电压被ESD耦合电容器52耦合到栅极耦合节点CG。在栅极 耦合节点CG上的下降电压被耦合穿过栅极接地晶体管50的栅-漏米勒电容，以将内部节 点NG的电压拉低到地以下。最终，电阻器54或扩散渗漏将栅极耦合节点CG和内部节点NG 的电压返回到地面。图8是另一个电容性耦合ESD保护电路的结构示意图。在该实施例里，两个晶体管 62,64的通道被串联在内部节点NG和地面之间，并且每个晶体管在其栅极上接收栅极耦合 节点CG。两个晶体管串联能够通过在正常运行期间提高击穿电压并减少从内部节点NG的 渗漏而改进性能。晶体管堆叠的更高的有效击穿电压会降低热击穿和物理损害的可能性。串联电阻器58被连接在ESD耦合电容器52和栅极耦合节点CG之间。串联电阻 器58建立一个R-C延迟以在ESD脉冲期间对栅极耦合节点CG充电，并在正常运行期间对 接地噪声进行滤波。电阻器58，54形成一个电阻分压器，其在ESD脉冲被耦合穿过ESD耦 合电容器52时降低栅极耦合节点CG上的电压。这种降低ESD脉冲能够避免对栅极接地晶 体管50或n-通道禁止晶体管56的损害。这些备选实施例可以组合或单独使用或以其它方式组合。
其它实施例发明者补充了一些其它实施例。例如，n-通道禁止晶体管56可以由一个缓冲器 所替代，其输入连接到VDDi或VDDx。虽然已经描述了互补金属氧化物半导体(CMOS)晶体 管，但可以使用其它类型的晶体管，如n_通道晶体管，P-通道晶体管，或各种其它的晶体管 技术。可以使用不同晶体管、电容器、电阻器和其它装置尺寸，并且可以使用各种线路配置，如多插脚、环件、热堆快中子转换器(doughnut)或不规则形状的晶体管。可以添加额外 的抽头、保护环件、晶体管和其它部件。电源节点可以是一个通常浮动的共用放电线(CDL)， 而不是一个电源线。虽然已经显示了一个磁芯晶体管24，26的简单的反相器，但更复杂的 栅极和互连可以驱动内部节点，并且可以有一些内部节点到不同输出焊盘。输出焊盘可以 被连接到一个输入缓冲器、测试扫描逻辑和其它电路。当提供一个额外倒置时，可以使用一个p-通道分流晶体管，而不是n-通道分流晶 体管。可以添加额外的漏泄装置如电阻器和小型晶体管。一些部件可以使用寄生电容和电 阻，取决于使用的过程和装置尺寸。ESD保护电路可以与其它输入保护电路组合，如Vcc接地ESD保护电路，或到输入 缓冲器的栅极的串联电阻器保护电路。栅极接地和厚氧化层保护晶体管和二极管也可以被 添加在各个点上以提高ESD保护。大型输出驱动器晶体管也充当大型二极管用于一些ESD测试和条件。例如，当ESD 脉冲施加穿过I/O焊盘和电源焊盘时，一个正ESD脉冲能够打开大型p-通道驱动器晶体管 的漏极的P_n漏-衬底结。p-通道驱动器晶体管的n-型衬底或势阱通常被连接到I/O电 源。因此，p-n结被正ESD脉冲前向偏压。尽管已经描述了输出焊盘，但可以替换为其它连 接技术，如球栅阵列(BGA)、倒装芯片等，术语“焊盘”被看作适用于所有这些球栅、焊盘、着 落平台等，其用于外部连接。同样，当ESD脉冲被施加穿过I/O焊盘和接地焊盘时，一个负ESD脉冲能够开启大 型n-通道驱动器晶体管的漏极的寄生n-p漏_衬底结。n-通道驱动器晶体管的p_型衬底 或势阱通常被连接到I/O地面。因此，p-n结被负ESD脉冲前向偏压。本发明的背景部分包括有关本发明问题或环境的背景信息，而不是由其他人描述 的现有技术。因此，背景部分包括的材料并不是申请者所承认的现有技术。在此描述的任何方法或过程可以是机器实施或者计算机实施，并意在通过机器、 计算机或其它装置执行，但并不是意在仅由人而没有这些机器的协助来执行。产生的显见 结果可以包括或在显示器装置上的其它机器产生的显示，如计算机监控器、投影装置、音频 产生装置、和其它媒体装置，并可以包括也是由机器产生的硬拷贝打印输出。其它机器的计 算机控制是另一个显见的结果。描述的任何优势和优点可能不适用于本发明的所有实施例。当在权利要求项目里 引用“装置”时，申请者意指权利要求项目符合35USCSect. 112，段落6。在“装置”之前通常 有一个或多个字的标记。在“装置”之前的字是一个意指参照权利要求项目的标记，而不是 意指符合一个结构限制。这种装置加功能的权利要求意在不仅包括在此所述的用于执行功 能及其结构等价物的结构，而且包括等同结构。例如，尽管钉子和螺丝有不同的结构，但它 们是等同结构，因为它们都能够执行固定的功能。不使用“装置”的权利要求不符合35 USC Sect. 112，段落6。信号通常是电信号，但可能是在诸如光纤电缆上载有的光信号。以上已经叙述和描述了本发明的实施例。这不是意在将本发明限制在披露的固定 格式。在以上教义的精神下，许多修改和变化是可能的。本发明的范围不仅受限于详细描 述而且受限于所附的权利要求。
权利要求
一个电容性耦合静电放电(ESD)保护电路，包括磁芯电路，其有晶体管，该晶体管使用一个最小晶体管栅长，并驱动一个内部节点；一个输出晶体管，其有一个栅极由磁芯电路的内部节点驱动；一个在焊盘节点上的输出焊盘，其被连接到输出晶体管的源极/漏极；一个ESD耦合电容器，其被耦合在焊盘节点和栅极耦合节点之间；一个栅极接地晶体管，其栅极被连接到栅极耦合节点，其源极/漏极被连接到内部节点；和一个禁止晶体管(disabling transistor)，其源极/漏极被连接到栅极耦合节点，用于接通电源时驱动一个禁止电压到栅极耦合节点上；其中禁止电压使栅极接地晶体管停止从内部节点传导电流；其中当ESD被施加到焊盘节点时，栅极接地晶体管开启以分流被耦合穿过输出晶体管的寄生米勒电容的电荷；由此，提供磁芯电路的ESD保护。
2.根据权利要求1所述的电容性耦合ESD保护电路，其中在栅极耦合节点上的禁止电 压是一个接地电压。
3.根据权利要求2所述的电容性耦合ESD保护电路，还包括 一个漏泄电阻器，其被连接在栅极耦合节点和接地电压之间。
4.根据权利要求3所述的电容性耦合ESD保护电路，其中栅极接地晶体管是一个n-通 道晶体管，其源极被连接到接地电压。
5.根据权利要求4所述的电容性耦合ESD保护电路，其中禁止晶体管是一个n-通道晶 体管，其栅极由电源电压驱动，其源极被连接到接地电压；其中输出晶体管是一个n-通道晶体管，其源极被连接到接地电压。
6.根据权利要求5所述的电容性耦合ESD保护电路，其中输出晶体管、栅极接地晶体 管、和禁止晶体管每个都有一个更大的晶体管栅长，其大于磁芯电路的最小晶体管栅长；由此，具有更大晶体管栅长的晶体管的击穿电压高于具有最小晶体管栅长的晶体管的 击穿电压；由此更大的晶体管装置被用于磁芯电路的外部以提高击穿电压。
7.根据权利要求1所述的电容性耦合ESD保护电路，还包括 串联电阻器；其中ESD耦合电容器与串联电阻器串联连接，其中ESD耦合电容器和串联电阻器被耦 合在焊盘节点和栅极耦合节点之间。
8.根据权利要求7所述的电容性耦合ESD保护电路，其中串联电阻器被耦合在ESD耦 合电容器和栅极耦合节点之间。
9.根据权利要求8所述的电容性耦合ESD保护电路，其中栅极接地晶体管包括 一个上晶体管，其上源极/漏极被连接到内部节点，其栅极被连接到栅极耦合节点，其下源极/漏极被连接到一个中间节点；一个下晶体管，其上源极/漏极被连接到中间节点，其栅极被连接到栅极耦合节点，其 下源极/漏极被连接到接地电压；由此，栅极接地晶体管是一个分离晶体管(split transistor).
10. 一种保护电路，包括一个输出焊盘，用于连接到外部装置；输出晶体管装置，用于从输出焊盘吸入电流以对应一个内部节点驱动输出晶体管装置 的一个输出栅极；栅极接地晶体管装置，用于将输出晶体管装置的输出栅极接地以对应一个栅极耦合节点.禁止晶体管装置，用于当电源被施加到禁止晶体管装置的栅极时将栅极耦合节点接 地；和耦合电容器装置，用于将输出焊盘上部分上升电压耦合到栅极耦合节点以在耦合栅极 节点上产生一个激活电压，其导致栅极接地晶体管将输出栅极接地；其中被耦合到内部节点的磁芯晶体管通过输出晶体管装置被保护免受输出焊盘上电 压上升的耦合。
11.根据权利要求10所述的保护电路，还包括禁止电阻器装置，用于将来自栅极耦合节点的电荷漏泄到地面。
12.根据权利要求10所述的保护电路，其中输出晶体管装置是一个n-通道晶体管，其 源极被连接到地面；其中栅极接地晶体管装置是一个n-通道晶体管，其源极被连接到地面；其中禁止晶体管装置是一个n-通道晶体管，其源极被连接到地面，其栅极被连接到电源。
13.根据权利要求10所述的保护电路，还包括串联电阻器装置，用于增加在耦合电容器装置和栅极耦合节点之间的电阻。
14.根据权利要求10所述的保护电路，其中栅极接地晶体管装置还包括上晶体管装置，用于将来自内部节点的电流传导到一个中间节点以对应一个栅极被连 接到栅极耦合节点；下晶体管装置，用于将来自中间节点的电流传导到地面以对应一个栅极被连接到栅极 華禹合T1点o
15.根据权利要求10所述的保护电路，还包括寄生米勒电容器装置，用于将输出焊盘电容性地且寄生地耦合到内部节点。
16.根据权利要求15所述的保护电路，其中寄生米勒电容器装置包括在输出晶体管装 置里的一个栅-漏极电容。
17.根据权利要求16所述的保护电路，其中当静电放电脉冲被施加到输出焊盘时，栅 极接地晶体管装置还用于将被耦合到内部节点的电荷分流穿过寄生米勒电容器装置。
18.根据权利要求10所述的保护电路，其中输出焊盘是一个没有上拉晶体管的开路漏极。
19.一种电容性耦合保护装置，包括磁芯电路，其有最小栅长的晶体管，更容易受到过电压的损害； 一个输出焊盘，其接收静电放电(ESD)脉冲；一个n-通道输出晶体管，其漏极被连接到输出焊盘，其源极被连接到地面，其栅极被 连接到内部节点；一个n-通道栅极接地晶体管，其漏极被连接到内部节点，其源极被连接到地面，其栅 极被连接到栅极耦合节点；一个ESD耦合电容器，其被耦合在输出焊盘和栅极耦合节点之间；和 一个n-通道禁止晶体管，其漏极被耦合到栅极耦合节点，其源极被连接到地面，其栅 极由电源电压驱动。
20.根据权利要求19所述的电容性耦合保护电路，还包括 一个漏泄电阻器，其被耦合在栅极耦合节点和地面之间。
全文摘要
一种静电放电(ESD)保护电路用于保护磁芯晶体管。n-通道输出晶体管的栅极的内部节点连接n-通道栅极接地晶体管的漏极并接地。栅极接地晶体管的栅极是一个栅极耦合节点，其通过ESD耦合电容器被耦合到输出，并通过n-通道禁止晶体管和漏泄电阻器被接地。n-通道禁止晶体管的栅极被连接到电源，并在接通电源时禁止ESD保护电路。一个被施加到输出的ESD脉冲通过ESD耦合电容器被耦合以升高栅极耦合节点的脉冲，并打开栅极接地晶体管以将n-通道输出晶体管的栅极接地，其亦击穿以将ESD电流分流。通过栅极接地晶体管的保护，免除了ESD脉冲通过n-通道输出晶体管的寄生米勒电容器的耦合而进入磁芯电路。
文档编号H02H9/04GK101800424SQ201010148208
公开日2010年8月11日 申请日期2010年3月19日 优先权日2009年6月10日
发明者关兴杰, 吴植伟, 苏伟杰, 邝国权 申请人:香港应用科技研究院有限公司