突波保护电路的制作方法

本发明涉及一种保护电路，尤其涉及一种突波保护电路。

背景技术：

现有的移动式电子装置内部的集成电路(IC)大都是以低电压作为电源供应，如5伏特(V)或是3.3伏特(V)的电压。当该移动式电子装置的电力耗尽时，为求方便，制造商皆是针对现有的市电电源设计，让使用者可直接以该移动式电子装置的一充电器电连接至一市电插座获取电能，并由该充电器将该市电电源供应的110V电压转换成5V电压，再以该5V电压充电该移动式电子装置。

而当该移动式电子装置的充电器电连接该市电电源的瞬间，会有突波电压的产生，也就是说，瞬间会有大约20V的高压产生，而该突波电压若进入该移动式电子装置内部的集成电路中，会造成该集成电路损毁，因此，若无法有效的将该突波电压排除，当该移动式电子装置充电时，会有很高的损坏风险。

现有技术是在该移动式电子装置内部的集成电路中使用耐高压的金属氧化物半导体场效晶体管(MOSFET)承受该突波电压，并使用一个齐纳二极管(Zener Diode)排除该突波电压。但耐高压的MOSFET相较于低压的MOSFET需要较多的布局面积，因此当该集成电路内的MOSFET均使用该耐高压的MOSFET，会大量增加电路设计的整体面积，使得该集成电路的面积增加，进而影响其他电路的布局。使用该齐纳二极管来排除该突波电压则会增加该集成电路的成本。故现有技术排除该突波电压的方式仍需要做进一步的改良。

技术实现要素：

有鉴于现有技术排除该突波电压的方式会造成集成电路的整体面积增加，且使用齐纳二极管会造成成本的上升，本发明的目的在于提供一种突波保护电路，进一步缩小该集成电路的整体面积，且不需使用该齐纳二极管以进一步节省成本。

为达到上述目的，本发明的突波保护电路包含有：

一电源输入端，接收一电源；

一第一晶体管，具有一漏极、一源极、一栅极及一基极，该漏极电连接至该电源输入端；其中该第一晶体管为一N型金属氧化物半导体场效晶体管(NMOS)；

一非门，具有一非门输入端及一非门输出端，该非门输入端作为一突波检测信号输入端，接收一突波检测信号；

一与门，具有一第一输入端、一第二输入端及一与门输出端，该第一输入端作为一致能端，接收一致能信号，该第二输入端电连接至该非门输出端；

一第一电位转换器，具有一高电位输入端、一低电位输入端、一控制端及一输出端，该高电位输入端电连接至该电源输入端，该低电位输入端电连接至该第一晶体管的源极，该控制端电连接至该与门输出端，该输出端电连接至该第一晶体管的栅极；其中当该控制端的电位为一高准位时，控制该高电位输入端电连接至该输出端，当该控制端的电位为一低准位时，控制该低电位输入端电连接至该输出端；

一基极控制单元，电连接至该第一晶体管的基极、漏极、源极以及该与门输出端；其中当该与门输出端的电位为一高准位时，控制该基极电连接至该漏极，当该与门输出端的电位为一低准位时，控制该基极电连接至该源极；及

一电源输出端，电连接至该第一晶体管的源极。

本发明以该致能端接收的致能信号以及该突波检测信号输入端接收的突波检测信号作为判断依据，同时控制该第一晶体管的栅极电位与该基极是电连接至该漏极或该源极，以进一步控制该第一晶体管漏极与源极之间的导通与否。当有突波电压产生时，该第一晶体管的栅极电连接至源极而不导通，当没有突波电压产生时，该第一晶体管的栅极电连接至漏极而导通，且当没有突波电压产生时，该第一晶体管的基极电连接至漏极以形成一顺向偏压的二极管，进而使该第一晶体管能导通更多得电流。而该电源输出端进一步电连接至一电子装置的内部电路，当该电子装置充电时，是通过该电源输入端接收该电源的电力，并经过本发明的突波保护电路后，将该电源的电力传送至该电源输出端。如此一来，通过本发明的设置，能阻止该突波电压传送至该电源输出端，因此，即可确保该电子装置的内部电路不会承受到该突波电压，而在该内部电路中皆 使用低电压的电子组件，以缩小电路设计的整体面积，且本发明无需设置一齐纳二极管，能一并节省制作成本。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1是本发明第一较佳实施例的电路图；

图2是本发明第二较佳实施例的电路图；

图3是本发明基极控制单元较佳实施例的电路图。

具体实施方式

以下配合附图及本发明的较佳实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段。

请参阅图1所示，本发明是一突波保护电路10，该突波保护电路10的第一较佳实施例包含有一电源输入端I/P1、一第一晶体管MN1、一非门11、一与门12、一第一电位转换器13、一基极控制单元14及一电源输出端O/P1。

该电源输入端I/P1接收一电源(图未示)。该第一晶体管MN1具有一漏极(drain)、一源极(source)、一栅极(gate)及一基极(body)，该漏极电连接至该电源输入端I/P1，该源极电连接至该电源输出端O/P1。在本较佳实施例中，该第一晶体管MN1为一N型金属氧化物半导体场效晶体管(NMOS)。

该非门11具有一非门输入端及一非门输出端，该非门输入端作为一突波检测信号输入端I/P3，接收一突波检测信号。该与门12具有一第一输入端、一第二输入端及一与门输出端，该第一输入端作为一致能端I/P2，以接收一致能信号，该第二输入端电连接至该非门输出端。

该第一电位转换器13具有一高电位输入端(HIN)、一低电位输入端(LIN)、一控制端(CON)及一输出端(OUT)。该高电位输入端电连接至该电源输入端I/P1，该低电位输入端电连接至该第一晶体管MN1的源极，该控制端电连接至该与门输出端，该输出端电连接至该第一晶体管MN1的栅极。当该控制端的电位为一高准位时，该第一电位转换器13控制该高电位输入端电连接至该输出端。当该控制端的电位为一低准位时，该第一电位转换器13控制该低电 位输入端电连接至该输出端。

该基极控制单元14电连接至该第一晶体管MN1的基极、漏极、源极以及该与门12的与门输出端。当该与门输出端的电位为一高准位时，该基极控制单元14控制该基极电连接至该漏极。当该与门输出端的电位为一低准位时，该基极控制单元14控制该基极电连接至该源极。

该致能信号以及该突波检测信号是由外部电路(图未示)的一控制器(图未示)产生，该控制器检测该电源输入端I/P1接收的电源的电压是否超过一启动电压或一保护电压，而该保护电压大于该启动电压。

当该电源电压未达该启动电压时，代表本发明突波保护电路10尚未启动，因此，该致能信号以及该突波检测信号均为一低电压准位，经过该非门11与该与门12的逻辑电路，由该与门输出端输出低电位至该第一电位转换器13与该基极控制单元14。故该第一电位转换器13控制该低电位输入端电连接至该输出端，使得该第一晶体管MN1的栅极电连接至源极，且该基极控制单元14控制该基极电连接至该源极。此时，根据NMOS原理，NMOS的漏极为N型半导体，基极为P型半导体，源极为N型半导体，当该基极电连接至该源极时，该第一晶体管MN1即形成一二极管，但该第一晶体管MN1导通时的电流流向是由该漏极流向该源极，因此，视同对该第一晶体管MN1形成的二极管施以一反向偏压，且由于该栅极是电连接至该源极，使得该第一晶体管的栅极-源极电压VGS为0，故该第一晶体管MN1不导通。

当该电源电压超过该启动电压但未达该保护电压时，代表本发明突波保护电路10启动但并未有突波电压产生，因此，该致能信号为一高准位电位，但该突波检测信号为一低电压准位，经过该非门11与该与门12的逻辑电路，由该与门输出端输出高电位至该第一电位转换器13与该基极控制单元14。故通过该第一电位转换器13控制该高电位输入端电连接至该输出端，使得该第一晶体管MN1的栅极电连接至漏极，且该基极控制单元14控制该基极电连接至该漏极。此时，根据NMOS原理，NMOS的漏极为N型半导体，基极为P型半导体，源极为N型半导体，当该基极电连接至该漏极时，该第一晶体管MN1即形成一二极管，且该第一晶体管MN1导通时的电流流向是由该漏极流向该源极，因此，视同对该第一晶体管MN1形成的二极管施以一顺向偏压而直接导通，且由于该栅极是电连接至该漏极，使得该第一晶体管MN1的栅极-源极 电压VGS大于0，进一步使该第一晶体管MN1的漏极电流增加，让该电源输入端I/P1的电源电压能尽可能减少损耗而直接供给至该电源输出端O/P1。

当该电源电压超过该保护电压时，代表本发明突波保护电路10启动且有突波电压产生，因此，该致能信号以及该突波检测信号均为一高电压准位，经过该非门11与该与门12的逻辑电路，由该与门输出端输出低电位至该第一电位转换器13与该基极控制单元14。故同上述当该电源电压未达该启动电压时的电路状况，该第一晶体管MN1的栅极-源极电压VGS为0，故该第一晶体管不导通。

根据上述原理，本发明仅在该电源电压超过该启动电压但未达该保护电压时，导通该第一晶体管MN1让该电源输入端I/P1接收的电源能直接导通至该电源输出端O/P1，以供给一电子装置的内部电路使用。当有突波电压产生时，该第一晶体管MN1的栅极电连接至源极以及该第一晶体管MN1的基极电连接至源极，形成反向偏压的二极管而不导通。当没有突波电压产生时，该第一晶体管MN1的栅极电连接至漏极而导通，且该第一晶体管MN1的基极电连接至漏极以形成一顺向偏压的二极管，进而使该第一晶体管MN1能导通更多得电流。而该电源输出端O/P1是电连接至该电子装置的内部电路，当该电子装置充电时，是通过该电源输入端I/P1接收该电源的电力，并经过本发明的突波保护电路10后，将该电源的电力传送至该电源输出端O/P1。如此一来，通过本发明的设置，能阻止该突波电压传送至该电源输出端，因此，即可确保该电子装置的内部电路不会承受到该突波电压，而在该内部电路中皆使用低电压的电子组件，以缩小电路设计的整体面积，且本发明无需设置一齐纳二极管，能一并节省制作成本。

请参阅图2所示，本发明的突波保护电路10的第二较佳实施例相较于第一较佳实施例是进一步包含有一电荷泵15、一第二电位转换器16及一第二晶体管MN2。

该电荷泵15具有一升压输入端及一升压输出端，该升压输入端电连接至该电源输入端I/P1。该第一电位转换器13的高电位输入端是直接电连接至该升压输出端，而未电连接至该电源输入端I/P1。藉由该电荷泵15的设置，是先将该电源输入端I/P1接收的电源电压提升后，由该升压输出端输出至该第一电位转换器13的高电位输入端。如此一来，当该电源电压超过该启动电压 但未达该保护电压时，该第一电源转换器13的高电位输入端电连接至该输出端，且进一步电连接至该第一晶体管MN1的栅极，令该第一晶体管MN1的栅极电压进一步提高，一并使得该第一晶体管MN1的栅极-源极电压VGS增加。因此，该第一晶体管MN1便可完全导通，供该第一晶体管MN1的漏极电流为其所能承受的最大值，让该电源输入端I/P1的电源电压能尽可能减少损耗而直接供给至该电源输出端O/P1。

该第二晶体管MN2具有一漏极(drain)、一源极(source)、一栅极(gate)及一基极(body)，该第二晶体管MN2的源极电连接至该电源输出端O/P1，该第二晶体管MN2的基极电连接至该第二晶体管MN2的源极。该第一晶体管MN1的源极是直接电连接至该第二晶体管MN2的漏极，而未电连接至该电源输出端O/P1。在本较佳实施例中，该第二晶体管MN2为一N型金属氧化物半导体场效晶体管(NMOS)。

该第二电位转换器16具有一高电位输入端(HIN)、一低电位输入端(LIN)、一控制端(CON)及一输出端(OUT)。该第二电位转换器16的高电位输入端电连接至该第一电位转换器13的高电位输入端，该低电位输入端电连接至该第二晶体管MN2的源极，该控制端电连接至该与门输出端，该输出端电连接至该第二晶体管MN2的栅极。当该第二电位转换器16的控制端的电位为一高准位时，该第二电位转换器16控制该第二电位转换器16的高电位输入端电连接至该第二电位转换器16的输出端。当该第二电位转换器16的控制端的电位为一低准位时，该第二电位转换器16控制该第二电位转换器16的低电位输入端电连接至该第二电位转换器16的输出端。

藉由进一步设置该第二晶体管MN2与该第二电位转换器16，令该突波保护电路10的电源输入端I/P1与电源输出端O/P1之间是通过该第一晶体管MN1与该第二晶体管MN2电连接，在该第一晶体管MN1与该第二晶体管MN2皆不导通时，能承受该电源输入端I/P1与该电源输出端O/P1之间更大的该电压差，避免突波电压过大而该第一晶体管MN1无法承受时，该突波电压击穿该第一晶体管MN1造成内部电路的损毁。而该第二晶体管MN2的栅极电压是由该第二电位转换器16的输出端控制，且该第二电位转换器16的控制端与该第一电位转换器13皆电连接至该与门输出端。因此，同上述控制该第一晶体管MN1栅极电压的原理，只有当突波电压未产生且该突波保护电路10 启动时，该第二晶体管MN2才会导通，同时该第一晶体管MN1也会导通，令该电源输入端I/P1的电源电压供给至该电源输出端O/P1。

请参阅图3所示，该基极控制单元14包含有一第一非门141、一第三晶体管MN3及一第四晶体管MN4。该第一非门141具有一第一非门输入端及一第一非门输出端，该第三晶体管MN3具有一漏极(drain)、一源极(source)、一栅极(gate)及一基极(body)，而该第四晶体管MN4亦具有一漏极(drain)、一源极(source)、一栅极(gate)及一基极(body)。在本较佳实施例中，该第三晶体管MN3及该第四晶体管MN4均为一N型金属氧化物半导体场效晶体管(NMOS)。

该与门12的与门输出端电连接至该第一非门141的第一非门输入端。该第一非门141的第一非门输出端电连接至该第四晶体管MN4的栅极。

该第三晶体管MN3的漏极电连接至该第一晶体管MN1的漏极，该第三晶体管MN3的源极电连接至该第一晶体管MN1的基极，该第三晶体管MN3的栅极电连接至该与门输出端，该第三晶体管MN3的基极电连接至该第一晶体管MN1的基极。该第四晶体管MN4的漏极电连接至该第一晶体管MN1的源极，该第四晶体管MN4的源极电连接至该第三晶体管MN3的源极，该第四晶体管MN4的基极电连接至该第三晶体管的基极。

当该电源电压未达该启动电压时，代表本发明突波保护电路10尚未启动，因此，该致能信号以及该突波检测信号均为一低电压准位，经过该非门11与该与门12的逻辑电路，由该与门输出端输出低电位至该基极控制单元14的第一非门141与第三晶体管MN3。该第三晶体管MN3的栅极因为直接电连接至该与门输出端接收该低电位而不导通，但该第四晶体管MN4的栅极因为通过该第一非门141接收到一高电位而导通，故该第一晶体管MN1的基极通过该第四晶体管MN4的导通而电连接至该第一晶体管MN1的源极。

当该电源电压超过该启动电压但未达该保护电压时，代表本发明突波保护电路10启动但并未有突波电压产生，因此，该致能信号为一高电压准位，但该突波检测信号为一低电压准位，经过该非门11与该与门12的逻辑电路，由该与门输出端输出高电位至该基极控制单元14的第一非门141与第三晶体管MN3。该第三晶体管MN3的栅极因为直接电连接至该与门输出端接收该高电位而导通，但该第四晶体管MN4的栅极因为通过该第一非门141接收到一低 电位而不导通，故该第一晶体管MN1的基极通过该第三晶体管MN3的导通而电连接至该第一晶体管MN1的漏极。

当该电源电压超过该保护电压时，代表本发明突波保护电路10启动且有突波电压产生，因此，该致能信号以及该突波检测信号均为一高电压准位，经过该非门11与该与门12的逻辑电路，由该与门输出端输出低电位至该基极控制单元14的第一非门141与第三晶体管MN3。该第三晶体管MN3的栅极因为直接电连接至该与门输出端接收该低电位而不导通，但该第四晶体管MN4的栅极因为通过该第一非门141接收到一高电位而导通，故该第一晶体管MN1的基极通过该第四晶体管MN4的导通而电连接至该第一晶体管MN1的源极。

如上述图表所示，其中低电位以0表示，高电位以1表示。该致能端I/P2及该突波检测信号输入端I/P3的电位高低决定该第一晶体管MN1的基极是电连接至该第一晶体管的漏极或是源极，进而使该第一晶体管形成一反向偏压的二极管或一顺向偏压的二极管，使该第一晶体管MN1于形成该反向偏压的二极管而不导通时阻止电流流过，或是于形成该顺向偏压的二极管而导通时让电流流过，且该致能端I/P2及该突波检测信号输入端I/P3的电位高低是根据该电源电压的大小决定，即能有效避免突波电压进入内部电路。因此，内部电路即可使用低电压的电子组件，以缩小电路设计的整体面积，且无需设置一齐纳二极管，能一并节省制作成本。

当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。