本申请涉及时钟倍压电路设计技术领域，更具体地说，涉及一种时钟倍压电路及电荷泵。
背景技术：
电荷泵被广泛应用于高电压设备中，它基本的设计理念是自电荷泵时钟电荷耦合到每个电荷泵的节点中。越高的耦合电压将在更少数量的电荷泵级下产生更高的输出电压。主要通过时钟倍压电路为所述电荷泵提供时钟信号。图1是现有技术中的时钟倍压电路的电路结构示意图，所述时钟倍压电路主要包括输入级10、第一缓冲级20和第二缓冲级30构成，其中，所述输入级10由第一电容C1、第二电容C2、第一晶体管T1、第二晶体管T2构成，所述第一缓冲级20由第三晶体管T3和第四晶体管T4以反相器的形式连接构成，所述第二缓冲级30由第五晶体管T5和第六晶体管T6以反相器的形式连接构成；附图1中的标号Clk表示向所述时钟倍压电路输入的第一时钟，Clkb表示向所述时钟倍压电路输入的第二时钟，GND表示接地，n和nb表示所述输入级10与所述第一缓冲级20和第二缓冲级30的连接节点，VDD表示工作电压，其值与所述第三晶体管至第六晶体管的制程工艺相同的逻辑器件相关，当与所述第三晶体管在至第六晶体管的制程工艺相同的逻辑器件为1.2V器件时，VDD的值即为1.2V±10％，Oclk表示所述第一缓冲级20输出的第三时钟，Oclkb表示所述第二缓冲级输出的第四时钟。在工作过程中，所述输入级10分别根据所述第一时钟和第二时钟向所述第一缓冲级20和第二缓冲级30输出第一电压和第二电压，由于所述第一时钟和第二时钟为互补时钟信号，即当所述第一时钟为高电平VDD时，第二时钟为零，当所述第一时钟为零时，所述第二时钟为高电平VDD。那么当所述第一时钟为零，第二时钟为高电平VDD时，所述输入级10输出的第一电压为VDD，第二电压为2VDD，此时所述第一缓冲级20输出的第三时钟Oclk为0V，所述第二缓冲级30输出的第四时钟Oclkb为2VDD，实现时钟信号的倍压过程。同样的，当所述第一时钟为高电平VDD，第二时钟为零时，所述第一缓冲级20输出的第三时钟Oclk为2VDD，所述第二缓冲级30输出的第四时钟Oclkb为0V。
由于作为所述第一缓冲级20的第三晶体管T3和第四晶体管T4以及作为所述第二缓冲级20的第五晶体管T5和第六晶体管T6需要轮流承受2VDD的电压，因此通常情况下所述第三晶体管T3至第六晶体管T6采用耐压能力较逻辑器件更好的输入输出器件承当。以0.13μm制程制备的晶体管为例，所述第三晶体管T3至第六晶体管T6需要采用3.3V的输入输出器件。
但是，当晶体管的工艺角和工作条件比较苛刻，并且输入的工作电压VDD摆幅较小时，第三晶体管至第六晶体管的阈值电压会比较高，而VDD的值会比较小，此时可能会使得所述输入级10输出的第一电压不足以打开第一缓冲级20的第三晶体管T3或第四晶体管T4，使得所述输入级10输出的第二电压不足以打开第二缓冲级30的第五晶体管T5或第六晶体管T6，从而出现功能性问题，导致所述时钟倍压电路无法输出正常的第三时钟和第四时钟。
以0.13μm制程为例，当晶体管的工艺角为ss corner，工作条件为-40℃，VDD为0.8V时，会导致所述第三晶体管T3至第六晶体管T6无法正常打开，从而使得所述时钟倍压电路的功能出现异常。
技术实现要素：
为解决上述技术问题，本发明提供了一种时钟倍压电路及电荷泵，以解决当晶体管的工艺角和工作条件比较苛刻，并且输入的工作电压摆幅较小时，所述时钟倍压电路功能出现异常的问题。
为解决上述技术问题，本发明实施例提供了如下技术方案：
一种时钟倍压电路，包括：输入单元、第一缓冲单元和第二缓冲单元，其中，
所述输入单元包括工作电压输入端，第一时钟输入端、第二时钟输入端、第一电压输出端和第二电压输出端，其中，所述工作电压输入端用于接收工作电压，所述第一时钟输入端用于接收第一时钟，所述第二时钟输入端用于接收第二时钟；所述输入单元用于根据所述第一时钟，通过所述第一电压输出端向所述第一缓冲单元和第二缓冲单元输出第一电压，和用于根据所述第二时钟，通过所述第二电压输出端向所述第一缓冲单元和第二缓冲单元输出第二电压；
所述第一缓冲单元包括第三时钟输入端、第一电压输入端、第二电压输入端、第三电压输入端和第一时钟输出端；其中，所述第三时钟输入端用于接收所述第二时钟，所述第一电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二电压输入端和第三电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第一时钟输出端用于根据所述第二时钟、第一电压和第二电压输出第三时钟；
所述第二缓冲单元包括第四时钟输入端、第四电压输入端、第五电压输入端、第六电压输入端和第二时钟输出端；其中，所述第四时钟输入端用于接收所述第一时钟，所述第四电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第五电压输入端和第六电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二时钟输出端用于根据所述第一时钟、第一电压和第二电压输出第四时钟；
其中，所述第一缓冲单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极作为所述第二电压输入端，源极作为所述第一电压输入端，且与所述第一晶体管的衬底和所述第二晶体管的衬底连接，所述第一晶体管的漏极与所述第二晶体管的源极连接；所述第二晶体管的漏极与所述第三晶体管的漏极连接，作为所述第一时钟输出端，所述第二晶体管的栅极与所述第四晶体管的栅极连接，作为所述第三时钟输入端；所述第三晶体管的栅极作为所述第三电压输入端，所述第三晶体管的衬底与所述第四晶体管的衬底及源极连接，并接地，所述第三晶体管的源极与所述第四晶体管的漏极连接；
所述第二缓冲单元包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，所述第五晶体管的栅极作为所述第五电压输入端，所述第五晶体管的源极与所述第五晶体管的衬底及第六晶体管的衬底连接，作为所述第四电压输入端，所述第五晶体管的漏极与所述第六晶体管的源极连接；所述第六晶体管的栅极与所述第八晶体管的栅极连接，作为所述第四时钟输入端，所述第六晶体管的漏极与所述第七晶体管的漏极连接，作为所述第二时钟输出端；所述第七晶体管的栅极作为所述第六电压输入端，所述第七晶体管的衬底与所述第八晶体管的衬底及源极连接，并接地，所述第七晶体管的源极与所述第八晶体管的漏极连接；
所述第一晶体管、第二晶体管、第五晶体管和第六晶体管为P型器件，所述第三晶体管、第四晶体管、第七晶体管和第八晶体管为N型器件，且所述第一晶体管、第四晶体管、第五晶体管和第八晶体管为逻辑器件，所述第二晶体管、第三晶体管、第六晶体管和第七晶体管为输入输出器件。
可选的，所述输入单元包括第一电容、第二电容、第九晶体管和第十晶体管；其中，
所述第九晶体管的漏极与所述第十晶体管的漏极连接，作为所述工作电压输入端，所述第九晶体管的栅极与所述第十晶体管的源极及所述第二电容的第一极连接，作为所述第二电压输出端，所述第九晶体管的源极与所述第十晶体管的栅极及所述第一电容的第一极连接，作为所述第一电压输出端；
所述第一电容的第二极作为所述第一时钟输入端，所述第二电容的第二极作为所述第二时钟输入端。
可选的，所述第一电容为第十一晶体管，所述第二电容为第十二晶体管；
所述第十一晶体管的栅极作为所述第一电容的第二极，所述第十一晶体管的源极、漏极和衬底连接，作为所述第一电容的第一极；
所述第十二晶体管的栅极作为所述第二电容的第二极，所述第十二晶体管的源极、漏极和衬底连接，作为所述第二电容的第一极。
可选的，所述第十一晶体管和第十二晶体管为P型晶体管。
可选的，所述第一电容和第二电容为电容器。
可选的，所述第一晶体管至第八晶体管的制程工艺为0.5μm工艺-14nm工艺。
一种电荷泵，包括至少一个如上述任一项所述的时钟倍压电路。
从上述技术方案可以看出，本发明实施例提供了一种时钟倍压电路及电荷泵，其中，所述时钟倍压电路通过分别为输入输出器件第二晶体管和第三晶体管串接阈值电压较小的逻辑器件第一晶体管和第四晶体管，为输入输出器件第六晶体管和第七晶体管串接阈值电压较小的逻辑器件第五晶体管和第八晶体管，这样当输入的工作电压摆幅较小，使得所述输入单元输出的第一电压和第二电压较小时，阈值电压较小的逻辑器件第五晶体管、第八晶体管、第九晶体管和第十二晶体管可以正常的开启，从而保证所述输入输出器件的正常开启，进而使得所述时钟倍压电路可以正常工作，解决了当晶体管的工艺角和工作条件比较苛刻，并且输入的工作电压摆幅较小时，所述时钟倍压电路功能出现异常的问题。
同时，在工作过程中，所述时钟倍压电路的结构保证了逻辑器件晶体管任意两极之间的电压差不超过工作电压，从而避免过高的电压差损毁逻辑器件，实现了对逻辑器件晶体管的保护，保障了所述时钟倍压电路的正常工作。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的时钟倍压电路的电路结构示意图；
图2为本申请的一个实施例提供的一种时钟倍压电路的电路结构示意图；
图3为本申请的另一个实施例提供的一种时钟倍压电路的电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请实施例提供了一种时钟倍压电路，如图2所示，包括：输入单元100、第一缓冲单元200和第二缓冲单元300，其中，
所述输入单元100包括工作电压输入端，第一时钟输入端、第二时钟输入端、第一电压输出端和第二电压输出端，其中，所述工作电压输入端用于接收工作电压，所述第一时钟输入端用于接收第一时钟，所述第二时钟输入端用于接收第二时钟；所述输入单元100用于根据所述第一时钟，通过所述第一电压输出端向所述第一缓冲单元200和第二缓冲单元300输出第一电压，和用于根据所述第二时钟，通过所述第二电压输出端向所述第一缓冲单元200和第二缓冲单元300输出第二电压；
所述第一缓冲单元200包括第三时钟输入端、第一电压输入端、第二电压输入端、第三电压输入端和第一时钟输出端；其中，所述第三时钟输入端用于接收所述第二时钟，所述第一电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二电压输入端和第三电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第一时钟输出端用于根据所述第二时钟、第一电压和第二电压输出第三时钟；
所述第二缓冲单元300包括第四时钟输入端、第四电压输入端、第五电压输入端、第六电压输入端和第二时钟输出端；其中，所述第四时钟输入端用于接收所述第一时钟，所述第四电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第五电压输入端和第六电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二时钟输出端用于根据所述第一时钟、第一电压和第二电压输出第四时钟；
其中，所述第一缓冲单元200包括第一晶体管Q1、第二晶体管Q2、第三晶体管Q3和第四晶体管Q4，所述第一晶体管Q1的栅极作为所述第二电压输入端，源极作为所述第一电压输入端，且与所述第一晶体管Q1的衬底和所述第二晶体管Q2的衬底连接，所述第一晶体管Q1的漏极与所述第二晶体管Q2的源极连接；所述第二晶体管Q2的漏极与所述第三晶体管Q3的漏极连接，作为所述第一时钟输出端，所述第二晶体管Q2的栅极与所述第四晶体管Q4的栅极连接，作为所述第三时钟输入端；所述第三晶体管Q3的栅极作为所述第三电压输入端，所述第三晶体管Q3的衬底与所述第四晶体管Q4的衬底及源极连接，并接地，所述第三晶体管Q3的源极与所述第四晶体管Q4的漏极连接；
所述第二缓冲单元300包括第五晶体管Q5、第六晶体管Q6、第七晶体管Q7和第八晶体管Q8，所述第五晶体管Q5的栅极作为所述第五电压输入端，所述第五晶体管Q5的源极与所述第五晶体管Q5的衬底及第六晶体管Q6的衬底连接，作为所述第四电压输入端，所述第五晶体管Q5的漏极与所述第六晶体管Q6的源极连接；所述第六晶体管Q6的栅极与所述第八晶体管Q8的栅极连接，作为所述第四时钟输入端，所述第六晶体管Q6的漏极与所述第七晶体管Q7的漏极连接，作为所述第二时钟输出端；所述第七晶体管Q7的栅极作为所述第六电压输入端，所述第七晶体管Q7的衬底与所述第八晶体管Q8的衬底及源极连接，并接地，所述第七晶体管Q7的源极与所述第八晶体管Q8的漏极连接；
所述第一晶体管Q1、第二晶体管Q2、第五晶体管Q5和第六晶体管Q6为P型器件，所述第三晶体管Q3、第四晶体管Q4、第七晶体管Q7和第八晶体管Q8为N型器件，且所述第一晶体管Q1、第四晶体管Q4、第五晶体管Q5和第八晶体管Q8为逻辑器件，所述第二晶体管Q2、第三晶体管Q3、第六晶体管Q6和第七晶体管Q7为输入输出器件。
需要说明的是，附图2中的标号VDD代表输入的工作电压，GND代表接地，Clk代表输入的第一时钟，Clkb代表输入的第二时钟，n代表所述第一电压输出端，nb代表所述第二电压输出端，Oclk代表输出的所述第三时钟，Oclkb代表输出的所述第四时钟。
下面将对所述时钟倍压电路的具体工作流程进行说明，当第一时钟的幅值为零，第二时钟为工作电压VDD时，所述输入单元100的第一电压输出端输出的第一电压为VDD，第二电压输出端输出的第二电压为2VDD。接下来分别分析第一缓冲单元200和第二缓冲单元300的工作状态，此时在第一缓冲单元200中，所述第一晶体管Q1的栅极接收第二电压2VDD，所述第一晶体管Q1的源极接收第一电压VDD，此时第一晶体管Q1导通，则第二晶体管Q2的源极接收的电压为VDD，第二晶体管Q2的栅极接收的第二时钟摆幅为VDD，此时第二晶体管Q2、第三晶体管Q3和第四晶体管Q4关断，所述第一缓冲单元200输出的第三时钟为0V，并且在该状态下，逻辑器件第一晶体管Q1和第四晶体管Q4任意两极之间的电压差不超过VDD，不但保证了所述第一缓冲单元200的正常工作，而且避免了逻辑器件第一晶体管Q1和第四晶体管Q4任意两极之间的电压差超过VDD的情况出现，有效地保护了逻辑器件第一晶体管Q1和第四晶体管Q4。
还是在该状态下，下面对所述第二缓冲单元300的工作状态进行分析，此时所述输入单元100的第一电压输出端输出的第一电压为VDD，第二电压输出端输出的第二电压为2VDD。那么第五晶体管Q5的栅极接收的电压为VDD，源极接收的电压为2VDD，则第五晶体管Q5导通，所述第六晶体管Q6的源极接收的电压为2VDD，所述第六晶体管Q6的栅极接收的电压为0V，由于第六晶体管Q6为输入输出器件，因此它承受2VDD的电压差并不会对其自身造成损坏，此时第六晶体管Q6导通，所述第二缓冲单元300输出的第四时钟的幅值为2VDD，实现时钟信号的倍压。同样的，此时第七晶体管Q7和第八晶体管Q8导通，且所述第五晶体管Q5任意两极之间的电压差和第八晶体管Q8任意两极之间的电压差都不超过VDD，不但保证了所述第二缓冲单元300的正常工作，而且避免了逻辑器件第五晶体管Q5和第八晶体管Q8任意两极之间的电压差超过VDD的情况出现，有效地保护了逻辑器件第五晶体管Q5和第八晶体管Q8。
同理，当第一时钟为VDD，第二时钟为0V时，所述输入单元100的第一电压输出端输出的第一电压为2VDD，第二电压输出端输出的第二电压为VDD。所述第一缓冲单元200和第二缓冲单元300的工作状态与上述分析类似，本申请在此不做赘述，此时，所述第一缓冲单元200输出的第三时钟为2VDD，所述第二缓冲单元300输出的第四时钟为0V，不但保证了所述第一缓冲单元200和第二缓冲单元300的正常工作，而且避免了逻辑器件第一晶体管Q1、第四晶体管Q4、第五晶体管Q5和第八晶体管Q8任意两极之间的电压差超过VDD的情况出现，有效地保护了逻辑器件第一晶体管Q1、第四晶体管Q4、第五晶体管Q5和第八晶体管Q8。
通过上述分析可以发现，所述时钟倍压电路通过分别为输入输出器件第二晶体管Q2和第三晶体管Q3串接阈值电压较小的逻辑器件第一晶体管Q1和第四晶体管Q4，为输入输出器件第六晶体管Q6和第七晶体管Q7串接阈值电压较小的逻辑器件第五晶体管Q5和第八晶体管Q8，这样当输入的工作电压摆幅较小，使得所述输入单元100输出的第一电压和第二电压较小时，阈值电压较小的逻辑器件第五晶体管Q5、第八晶体管Q8、第九晶体管Q9和第十二晶体管Q12可以正常的开启，从而保证所述输入输出器件的正常开启，进而使得所述时钟倍压电路可以正常工作，解决了当晶体管的工艺角和工作条件比较苛刻，并且输入的工作电压摆幅较小时，所述时钟倍压电路功能出现异常的问题。
在上述实施例的基础上，在本申请的一个实施例中，如图2所示，所述输入单元100包括第一电容C1、第二电容C2、第九晶体管Q9和第十晶体管Q10；其中，
所述第九晶体管Q9的漏极与所述第十晶体管Q10的漏极连接，作为所述工作电压输入端，所述第九晶体管Q9的栅极与所述第十晶体管Q10的源极及所述第二电容C2的第一极连接，作为所述第二电压输出端，所述第九晶体管Q9的源极与所述第十晶体管Q10的栅极及所述第一电容C1的第一极连接，作为所述第一电压输出端；
所述第九晶体管Q9的衬底和所述第十晶体管Q10的衬底接地；
所述第一电容C1的第二极作为所述第一时钟输入端，所述第二电容C2的第二极作为所述第二时钟输入端。
本申请仅提供了一种可行的输入单元100的电路结构，本申请对此并不做限定，具体视实际情况而定。
在本申请的其他实施例中，优选的，所述第九晶体管Q9的衬底与第九晶体管Q9的源极连接，所述第十晶体管Q10的衬底与第十晶体管Q10的源极连接，这样可以有效地避免由于衬底接地导致的阈值电压和接地体效应较高的问题。
所述第九晶体管Q9和第十晶体管Q10可以为N型耗尽性晶体管或低阈值电压MOS晶体管，本申请对此并不做限定，具体视实际情况而定。
在上述实施例的基础上，在本申请的另一个实施例中，如图3所示，所述第一电容C1为第十一晶体管Q11，所述第二电容C2为第十二晶体管Q12；
所述第十一晶体管Q11的栅极作为所述第一电容C1的第二极，所述第十一晶体管Q11的源极、漏极和衬底连接，作为所述第一电容C1的第一极；
所述第十二晶体管Q12的栅极作为所述第二电容C2的第二极，所述第十二晶体管Q12的源极、漏极和衬底连接，作为所述第二电容C2的第一极。
需要说明的是，在本实施例中，所述第十一晶体管Q11和第十二晶体管Q12的源极、漏极和衬底连接，以使所述第十一晶体管Q11和第十二晶体管Q12可以作为电容使用。在本申请的一个优选实施例中，所述第十一晶体管Q11和第十二晶体管Q12为MOS管电容。本申请对所述第十一晶体管Q11和第十二晶体管Q12的具体种类并不做限定，具体视实际情况而定。
在本申请的其他实施例中，所述第一电容C1和第二电容C2还可以为电容器，本申请对所述第一电容C1和第二电容C2的具体实现方式并不做限定，具体视实际情况而定。
在上述实施例的基础上，在本申请的另一个优选实施例中，所述第一晶体管Q1至第八晶体管Q8的制程工艺为0.5μm工艺-14nm工艺。包括但不限于14nm工艺、0.13μm工艺、0.15μm工艺和0.18μm工艺。本申请对此并不做限定，具体视实际情况而定。
相应的，本申请实施例还提供了一种电荷泵，包括至少一个如上述任一实施例所述的时钟倍压电路。
综上所述，本申请实施例提供了一种时钟倍压电路及电荷泵，其中，所述时钟倍压电路通过分别为输入输出器件第二晶体管Q2和第三晶体管Q3串接阈值电压较小的逻辑器件第一晶体管Q1和第四晶体管Q4，为输入输出器件第六晶体管Q6和第七晶体管Q7串接阈值电压较小的逻辑器件第五晶体管Q5和第八晶体管Q8，这样当输入的工作电压摆幅较小，使得所述输入单元100输出的第一电压和第二电压较小时，阈值电压较小的逻辑器件第五晶体管Q5、第八晶体管Q8、第九晶体管Q9和第十二晶体管Q12可以正常的开启，从而保证所述输入输出器件的正常开启，进而使得所述时钟倍压电路可以正常工作，解决了当晶体管的工艺角和工作条件比较苛刻，并且输入的工作电压摆幅较小时，所述时钟倍压电路功能出现异常的问题。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。