1.一种时钟倍压电路，其特征在于，包括：输入单元、第一缓冲单元和第二缓冲单元，其中，
所述输入单元包括工作电压输入端，第一时钟输入端、第二时钟输入端、第一电压输出端和第二电压输出端，其中，所述工作电压输入端用于接收工作电压，所述第一时钟输入端用于接收第一时钟，所述第二时钟输入端用于接收第二时钟；所述输入单元用于根据所述第一时钟，通过所述第一电压输出端向所述第一缓冲单元和第二缓冲单元输出第一电压，和用于根据所述第二时钟，通过所述第二电压输出端向所述第一缓冲单元和第二缓冲单元输出第二电压；
所述第一缓冲单元包括第三时钟输入端、第一电压输入端、第二电压输入端、第三电压输入端和第一时钟输出端；其中，所述第三时钟输入端用于接收所述第二时钟，所述第一电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二电压输入端和第三电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第一时钟输出端用于根据所述第二时钟、第一电压和第二电压输出第三时钟；
所述第二缓冲单元包括第四时钟输入端、第四电压输入端、第五电压输入端、第六电压输入端和第二时钟输出端；其中，所述第四时钟输入端用于接收所述第一时钟，所述第四电压输入端与所述第二电压输出端连接，用于接收所述第二电压，所述第五电压输入端和第六电压输入端与所述第一电压输出端连接，用于接收所述第一电压，所述第二时钟输出端用于根据所述第一时钟、第一电压和第二电压输出第四时钟；
其中，所述第一缓冲单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极作为所述第二电压输入端，源极作为所述第一电压输入端，且与所述第一晶体管的衬底和所述第二晶体管的衬底连接，所述第一晶体管的漏极与所述第二晶体管的源极连接；所述第二晶体管的漏极与所述第三晶体管的漏极连接，作为所述第一时钟输出端，所述第二晶体管的栅极与所述第四晶体管的栅极连接，作为所述第三时钟输入端；所述第三晶体管的栅极作为所述第三电压输入端，所述第三晶体管的衬底与所述第四晶体管的衬底及源极连接，并接地，所述第三晶体管的源极与所述第四晶体管的漏极连接；
所述第二缓冲单元包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，所述第五晶体管的栅极作为所述第五电压输入端，所述第五晶体管的源极与所述第五晶体管的衬底及第六晶体管的衬底连接，作为所述第四电压输入端，所述第五晶体管的漏极与所述第六晶体管的源极连接；所述第六晶体管的栅极与所述第八晶体管的栅极连接，作为所述第四时钟输入端，所述第六晶体管的漏极与所述第七晶体管的漏极连接，作为所述第二时钟输出端；所述第七晶体管的栅极作为所述第六电压输入端，所述第七晶体管的衬底与所述第八晶体管的衬底及源极连接，并接地，所述第七晶体管的源极与所述第八晶体管的漏极连接；
所述第一晶体管、第二晶体管、第五晶体管和第六晶体管为P型器件，所述第三晶体管、第四晶体管、第七晶体管和第八晶体管为N型器件，且所述第一晶体管、第四晶体管、第五晶体管和第八晶体管为逻辑器件，所述第二晶体管、第三晶体管、第六晶体管和第七晶体管为输入输出器件。
2.根据权利要求1所述的时钟倍压电路，其特征在于，所述输入单元包括第一电容、第二电容、第九晶体管和第十晶体管；其中，
所述第九晶体管的漏极与所述第十晶体管的漏极连接，作为所述工作电压输入端，所述第九晶体管的栅极与所述第十晶体管的源极及所述第二电容的第一极连接，作为所述第二电压输出端，所述第九晶体管的源极与所述第十晶体管的栅极及所述第一电容的第一极连接，作为所述第一电压输出端；
所述第一电容的第二极作为所述第一时钟输入端，所述第二电容的第二极作为所述第二时钟输入端。
3.根据权利要求2所述的时钟倍压电路，其特征在于，所述第一电容采用第十一晶体管实现，所述第二电容采用第十二晶体管实现；
所述第十一晶体管的栅极作为所述第一电容的第二极，所述第十一晶体管的源极、漏极和衬底连接，作为所述第一电容的第一极；
所述第十二晶体管的栅极作为所述第二电容的第二极，所述第十二晶体管的源极、漏极和衬底连接，作为所述第二电容的第一极。
4.根据权利要求3所述的时钟倍压电路，其特征在于，所述第十一晶体管和第十二晶体管为P型晶体管。
5.根据权利要求2所述的时钟倍压电路，其特征在于，所述第一电容和第二电容为电容器。
6.根据权利要求1所述的时钟倍压电路，其特征在于，所述第一晶体管至第八晶体管的制程工艺为0.5μm工艺-14nm工艺。
7.一种电荷泵，其特征在于，包括至少一个如权利要求1-6任一项所述的时钟倍压电路。