本实用新型涉及ESD保护电路、具备该ESD保护电路的差动传输线路以及共模滤波器电路、ESD保护器件以及复合器件。
背景技术：
例如，在专利文献1示出了一种装置，其中，为了保护与高频传输线路连接的电路不受侵入到该高频传输线路的浪涌电压的损害，在高频传输线路具备ESD(electro-static discharge；静电放电)保护电路。此外，在专利文献2示出了一种火花隙构造的ESD保护元件，其中，在形成在层叠体的内部的空洞部具备对置配置的放电电极。
在先技术文献
专利文献
专利文献1：日本特开2001-327069号公报
专利文献2：日本专利第4247581号公报
技术实现要素：
实用新型要解决的课题
如专利文献1所示，一般来说，利用了齐纳二极管的PN结中的反向特性稳定的击穿区域的ESD保护元件与火花隙构造的ESD保护元件相比， ESD放电的开始电压低，能够将施加在电路的浪涌电压抑制得低。
但是，在具备这样的齐纳二极管的ESD保护元件中，在通过对齐纳二极管的PN结部施加反向偏置电压而产生的耗尽层会产生寄生电容。另一方面，在ESD保护元件的内部以及ESD保护元件的外部，在ESD的电流路径存在ESL(等效串联电感)分量，由该电感分量和齐纳二极管的寄生电容构成LC串联谐振电路。即，在传输线路是由第一线路和第二线路构成的差动传输线路的情况下，成为上述谐振电路连接在第一线路与第二线路之间的结构。在这样的传输线路中，受到上述谐振电路的影响，传输特性有可能下降。
本实用新型的目的在于，提供一种抑制了由在通过ESD保护电路而流过的ESD电流的路径产生的电感分量和ESD保护电路的寄生电容引起的谐振的ESD保护电路、具备该ESD保护电路的差动传输线路以及共模滤波器电路、ESD保护器件以及复合器件。
用于解决课题的技术方案
(1)本实用新型的ESD保护电路的特征在于，具备：
第一端子以及第二端子，构成第一平衡端口；
第三端子以及第四端子，构成第二平衡端口；
第一ESD保护电路，包含第一齐纳二极管，并连接在所述第一端子与所述第三端子之间的第一连接点与接地之间；
第二ESD保护电路，相对于第一ESD保护电路对称，包含第二齐纳二极管，并连接在所述第二端子与所述第四端子之间的第二连接点与接地之间；
第一线圈，串联地插入在所述第一端子与所述第一连接点之间；
第三线圈，与所述第一线圈和动连接(cumulatively connected)，并串联地插入在所述第三端子与所述第一连接点之间；
第二线圈，串联地插入在所述第二端子与所述第二连接点之间；以及
第四线圈，与所述第二线圈和动连接，并串联地插入在所述第四端子与所述第二连接点之间。
通过上述结构，基于第一线圈与第二线圈的耦合的互感是等效的负的电感，其相对于第一ESD保护电路串联地插入，因此可抑制在通过第一 ESD保护电路而流过的ESD电流的路径产生的电感分量。同样地，可抑制在通过第二ESD保护电路而流过的ESD电流的路径产生的电感分量。因此，由在通过第一ESD保护电路而流过的ESD电流的路径产生的电感分量和第一ESD保护电路的电容分量构成的谐振电路的谐振频率、由在通过第二ESD保护电路而流过的ESD电流的路径产生的电感分量和第二 ESD保护电路的电容分量构成的谐振电路的谐振频率均能够非常高。因此，能够抑制在连接该ESD保护电路的电路、线路的输送频带中在ESD 保护电路产生不必要的谐振。
此外，因为第一ESD保护电路和第二ESD保护电路各自的一端与接地共同连接，所以不会受到连接该ESD保护电路的外部的电路的影响，在从第一连接点到第二连接点的路径产生的电感分量固定。因此，上述电感分量的抑制效果不受外部的电路的影响。
(2)优选地，在上述(1)中为如下构造，即，所述第一线圈以及所述第三线圈形成在它们的线圈开口在俯视下在至少一部分重叠的第一区域，所述第二线圈以及所述第四线圈形成在它们的线圈开口在俯视下在至少一部分重叠的第二区域，在所述第一区域与所述第二区域之间形成有所述第一ESD保护电路以及所述第二ESD保护电路。由此，能够在有限的厚度尺寸内配置第一ESD保护电路、第二ESD保护电路、以及第一线圈、第二线圈、第三线圈、第四线圈的各线圈。此外，也容易避免第一线圈、第二线圈、第三线圈、第四线圈的各线圈与第一ESD保护电路、第二ESD 保护电路的不必要的耦合。
(3)优选地，在上述(1)或(2)中，具备：第三齐纳二极管，相对于所述第一齐纳二极管反向连接，且相对于所述第二齐纳二极管反向连接，
所述第一ESD保护电路是所述第一齐纳二极管和所述第三齐纳二极管的串联电路，所述第二ESD保护电路是所述第二齐纳二极管和所述第三齐纳二极管的串联电路。通过该构造，能够不依赖于施加在平衡端口与接地之间的浪涌电压的极性而进行ESD保护。
(4)优选地，在上述(1)至(3)中的任一项中，基于所述第一线圈与所述第三线圈的耦合的互感是抵消在通过所述第一ESD保护电路而流过的ESD电流的路径产生的电感分量的值，基于所述第二线圈与所述第四线圈的耦合的互感是抵消在通过所述第二ESD保护电路而流过的 ESD电流的路径产生的电感分量的值。由此，在通过第一ESD保护电路而流过的ESD电流的路径产生的电感分量以及在通过第二ESD保护电路而流过的ESD电流的路径产生的电感分量被抵消，从而上述谐振电路的谐振频率均能够非常高。
(5)本实用新型的差动传输线路传输差动信号，并具有：第一线路以及第二线路；以及ESD保护电路，插入在所述第一线路与所述第二线路之间，其特征在于，
所述ESD保护电路具备：
第一端子以及第二端子，构成与所述差动传输线路连接的第一平衡端口；
第三端子以及第四端子，构成与所述差动传输线路连接的第二平衡端口；
第一ESD保护电路，包含第一齐纳二极管，并连接在所述第一端子与所述第三端子之间的第一连接点与接地之间；
第二ESD保护电路，相对于第一ESD保护电路对称，包含第二齐纳二极管，并连接在所述第二端子与所述第四端子之间的第二连接点与接地之间；
第一线圈，串联地插入在所述第一端子与所述第一连接点之间；
第三线圈，与所述第一线圈和动连接，并串联地插入在所述第三端子与所述第一连接点之间；
第二线圈，串联地插入在所述第二端子与所述第二连接点之间；以及
第四线圈，与所述第二线圈和动连接，并串联地插入在所述第四端子与所述第二连接点之间。
通过上述结构，能够使由第一ESD保护电路的电容分量和在其ESD 电流路径产生的电感分量构成的谐振电路、以及由第二ESD保护电路的电容分量和在其ESD电流路径产生的电感分量构成的谐振电路的谐振频率移动到比输送频带高的频带，能够直至更高频带为止，维持作为差动传输线路的特性。
(6)本实用新型的共模滤波器电路是具有共模扼流线圈和与该共模扼流线圈连接的ESD保护电路的共模滤波器电路，其特征在于，具备：
第一端子以及第二端子，构成第一平衡端口；
第三端子以及第四端子，构成第二平衡端口；以及
第五端子以及第六端子，构成第三平衡端口，
所述ESD保护电路具备：
第一ESD保护电路，包含第一齐纳二极管，并连接在所述第一端子与所述第三端子之间的第一连接点与接地之间；
第二ESD保护电路，相对于第一ESD保护电路对称，包含第二齐纳二极管，并连接在所述第二端子与所述第四端子之间的第二连接点与接地之间；
第一线圈，串联地插入在所述第一端子与所述第一连接点之间；
第三线圈，与所述第一线圈和动连接，并串联地插入在所述第三端子与所述第一连接点之间；
第二线圈，串联地插入在所述第二端子与所述第二连接点之间；以及
第四线圈，与所述第二线圈和动连接，并串联地插入在所述第四端子与所述第二连接点之间，
所述共模扼流线圈具备：
第五线圈，连接在所述第三端子与所述第五端子之间；以及
第六线圈，连接在所述第四端子与所述第六端子之间，并与所述第五线圈进行耦合。
通过上述结构，能够使由第一ESD保护电路的电容分量和在其ESD 电流路径产生的电感分量构成的谐振电路、以及由第二ESD保护电路的电容分量和在其ESD电流路径产生的电感分量构成的谐振电路的谐振频率移动到比输送频带高的频带，能够直至更高频带为止，维持作为共模滤波器电路的特性。
(7)本实用新型的ESD保护器件的特征在于，具备：
层叠体，层叠多个绝缘性树脂层而构成；
多个端子电极，形成在所述层叠体的安装面；
ESD保护用半导体芯片部件，埋设在所述层叠体，并构成二极管；以及
匹配电路，设置在所述层叠体的内部，并连接在所述ESD保护用半导体芯片部件与所述多个端子电极之间，
所述匹配电路包含设置在所述绝缘性树脂层的环状导体图案，
所述环状导体图案设置在埋设了所述ESD保护用半导体芯片部件的层与所述层叠体的所述安装面之间的层。
通过上述结构，从安装用端子电极经由匹配电路到ESD保护用半导体芯片部件的路径被最短化，从而难以产生不必要的寄生分量(特别是寄生电感分量)，因此能够进一步抑制ESD保护时的峰值电压。即，能够维持ESD电路的ESD保护性能。
(8)本实用新型的复合器件的特征在于，具备：
层叠体，层叠多个绝缘性树脂层而构成；
多个端子电极，形成在所述层叠体的安装面；
ESD保护用半导体芯片部件，埋设在所述层叠体，并构成二极管；
匹配电路，设置在所述层叠体的内部，并连接在所述ESD保护用半导体芯片部件与所述多个端子电极之间；以及
共模滤波器电路，连接在所述匹配电路与所述多个端子电极之间，并设置在所述层叠体的内部，
所述匹配电路包含设置在所述绝缘性树脂层的第一环状导体图案，所述共模滤波器电路包含设置在所述绝缘性树脂层的第二环状导体图案，
所述第一环状导体图案设置在埋设了所述ESD保护用半导体芯片部件的层与所述层叠体的所述安装面之间的层，所述第二环状导体图案设置在埋设了所述ESD保护用半导体芯片部件的层与所述层叠体的与所述安装面相反侧的面之间的层。
通过上述结构，在安装用端子电极与匹配电路之间难以产生不必要的寄生分量。此外，与共模滤波器电路相比，ESD保护电路被配置在靠近安装用端子电极的位置，因此在安装用端子电极与ESD保护电路之间难以产生不必要的寄生分量。由此，能够进一步抑制ESD保护时的峰值电压，能够维持ESD电路的ESD保护性能。
实用新型效果
根据本实用新型，可得到抑制了由在通过ESD保护电路而流过的ESD 电流的路径产生的电感分量和ESD保护电路的寄生电容引起的谐振的 ESD保护电路、具备该ESD保护电路的差动传输线路以及共模滤波器电路、ESD保护器件以及复合器件。
附图说明
图1(A)是表示第一实施方式涉及的ESD保护器件101D的内部构造的俯视图，图1(B)是图1(A)中的B-B部分的剖视图。
图2是去除了二极管芯片11的状态下的ESD保护器件101D的俯视图。
图3是ESD保护器件101D的仰视图。
图4是示出形成在层叠体10的各层的导体图案的一部分的图。
图5是第一实施方式涉及的ESD保护电路101C的电路图，也是ESD 保护器件101D的电路图。
图6(A)、图6(B)是示出基于第一线圈L1与第三线圈L3的耦合的互感与在ESD电流路径产生的电感分量的关系的图。
图7是第一实施方式涉及的ESD保护电路101E的电路图，是将ESD 电流路径的电感分量包含在内表示的ESD保护器件101D的等效电路图。
图8是示出二极管芯片11的结构的剖视图。
图9(A)是示出第一线圈L1的电感、第三线圈L3的电感、第一线圈L1与第三线圈L3的耦合系数k、ESD电流路径中的寄生电容Cd1以及电感分量ESL1各自的值的一个例子的电路图。图9(B)是未设置第一线圈L1、第二线圈L2的状态的作为比较例的电路图，图9(C)是设为没有电感分量时的作为比较例的电路图。
图10是示出图9(A)、图9(B)、图9(C)所示的3个差动传输线路的通过特性的图。
图11是第二实施方式涉及的ESD保护电路102C的电路图。
图12是第二实施方式涉及的ESD保护电路的、将ESD电流路径的电感分量包含在内表示的ESD保护电路102E的电路图。
图13是示出二极管芯片12的结构的剖视图。
图14是第三实施方式涉及的差动传输线路的电路图，是示出发送侧放大电路AMPt与接收侧放大电路AMPr之间的差动传输线路210的图。
图15是第四实施方式涉及的复合器件电路310C的电路图。
图16是示出形成在第四实施方式涉及的复合器件的各层的导体图案的一个例子的图。
图17是第四实施方式涉及的复合器件310D的对内部进行了透视的概略主视图。
图18是示出第四实施方式的复合器件310D的ESD保护特性的图。
图19是示出第四实施方式的复合器件310D及其比较例的共模滤波器的插入损耗特性的图。
具体实施方式
以后，参照图并举出几个具体的例子来示出用于实施本实用新型的多个方式。在各图中，对同一部位标注同一附图标记。考虑到要点的说明或理解的容易性，方便起见，分开示出实施方式，但是能够进行在不同的实施方式中示出的结构的部分置换或组合。在第二实施方式以后省略对与第一实施方式共同的事项的记述，仅对不同点进行说明。特别是，对于基于同样的结构的同样的作用效果，不再按每个实施方式逐次提及。
《第一实施方式》
图1(A)是表示第一实施方式涉及的ESD保护器件101D的内部构造的俯视图，图1(B)是图1(A)中的B-B部分的剖视图。图2是去除了后述的二极管芯片11的状态下的ESD保护器件101D的俯视图。图3 是ESD保护器件101D的仰视图。
ESD保护器件101D由形成了给定的导体图案的树脂片的层叠体(树脂多层基板)构成。在该层叠体10的内部埋设有二极管芯片11。该二极管芯片11是“构成二极管的ESD保护用半导体芯片部件”的一个例子。
ESD保护器件101D的坯体由多个绝缘性树脂层的层叠体(树脂多层基板)构成。关于绝缘性树脂层S1～S7，代表性的是聚酰亚胺、液晶聚合物等热塑性树脂片。层叠体是这些热塑性树脂层(片)S1～S7在其表面彼此熔接而成的。通过将各热塑性树脂片一并层叠，并进行加热以及加压，从而进行一体化。另外，在各热塑性树脂片之间也可以具有粘接材料层。
二极管芯片11具备第一齐纳二极管、第二齐纳二极管以及第三齐纳二极管。由这些齐纳二极管构成第一ESD保护电路以及第二ESD保护电路。二极管芯片11的构造将在后面进行详述。
ESD保护器件101D具有构成第一平衡端口的第一端子T1和第二端子T2、构成第二平衡端口的第三端子T3和第四端子T4、以及与接地电极导通的接地端子GND。
图4是示出形成在上述层叠体10的各层的导体图案的一部分的图。在图4中，在层S1的下表面形成有第一端子T1、第二端子T2、第三端子 T3、第四端子T4、接地端子GND以及接地电极EG。在层叠体10的下表面形成有抗蚀剂膜，从该抗蚀剂膜露出的部分用作如图3所示的安装用的端子。在层S2分别形成有构成第一线圈L1、第二线圈L2的环状导体图案。在层S3分别形成有构成第三线圈L3、第四线圈L4的环状导体图案。层S4示出搭载(埋设)二极管芯片11的位置。
像这样，在层叠体的内部形成有环状导体、迂回导体等。构成环状导体的环状导体图案(面内导体)是通过光刻以及蚀刻对设置在热塑性树脂片的表面的铜等的金属箔进行图案化而得到的。层间连接导体(过孔导体) V是在形成于热塑性树脂片的过孔导体用孔中填充了将锡等作为主成分的金属材料而得到的。
在二极管芯片11的第一端子T1、第二端子T2、第三端子T3、第四端子T4以及接地端子GND的表面实施了镀铜。
在各热塑性树脂片的加热加压时，填充到过孔导体用孔的金属材料金属化，并且与第一端子T1、第二端子T2、第三端子T3、第四端子T4以及接地端子GND进行接合(例如，液相扩散接合：Transient Liquid Phase Diffusion Bonding)。
层叠体背面的上述第一端子T1、第二端子T2、第三端子T3、第四端子T4以及接地端子GND也是通过光刻以及蚀刻对设置在热塑性树脂片的表面的铜等的金属箔进行图案化而得到的。但是，在它们的表面附加了 Ni/Au、Ni/Sn等的镀膜。
在图1(A)中，第一线圈L1以及第三线圈L3是具有沿着绝缘性树脂层S1～S7的层叠方向的卷绕轴(中心轴)的线圈图案，第一区域Z1是上述第一线圈L1以及第三线圈L3的线圈开口在俯视下在至少一部分重叠的区域。同样地，第二线圈L2以及第四线圈L4是具有沿着绝缘性树脂层 S1～S7的层叠方向的卷绕轴(中心轴)的线圈图案，第二区域Z2是上述第二线圈L2以及第四线圈L4的线圈开口在俯视下在至少一部分重叠的区域。像这样，在第一区域Z1与第二区域Z2之间，配置构成第一ESD保护电路以及第二ESD保护电路的二极管芯片11。即，配置为，在从层叠方向的俯视下，二极管芯片11不覆盖构成第一线圈L1、第二线圈L2、第三线圈L3以及第四线圈L4的线圈图案的开口部(内径区域)的整个面。通过该构造，可抑制第一线圈L1、第二线圈L2、第三线圈L3以及第四线圈L4的Q值的降低。此外，能够在有限的厚度尺寸内配置第一ESD保护电路、第二ESD保护电路、以及第一线圈、第二线圈、第三线圈、第四线圈的各线圈。此外，还能够避免第一线圈、第二线圈、第三线圈、第四线圈的各线圈与第一ESD保护电路、第二ESD保护电路的不必要的耦合。
如上所述，本实施方式的ESD保护器件101D是构成为单个封装件的单个部件。即，该ESD保护器件101D安装在电路基板等。
图5是本实施方式的ESD保护电路101C的电路图。该电路图也是 ESD保护器件101D的电路图。第一线圈L1和第三线圈L3串联连接，其连接点是第一连接点CN1。该连接点CN1相当于本实用新型涉及的“第一端子(T1)与第三端子(T3)之间的第一连接点”。此外，第二线圈 L2和第四线圈L4串联连接，其连接点是第二连接点CN2。该连接点CN2 相当于本实用新型涉及的“第二端子(T2)与第四端子(T4)之间的第二连接点”。
第一线圈L1与第三线圈L3和动连接，第二线圈L2与第四线圈L4 和动连接。由第一线圈L1和第三线圈L3构成匹配电路13A，由第二线圈 L2和第四线圈L4构成匹配电路13B。
二极管芯片11在外表面具有第一电极E1、第二电极E2、第三电极 E3，在内部具有第一齐纳二极管D1、第二齐纳二极管D2以及第三齐纳二极管D3。第一齐纳二极管D1和第二齐纳二极管D2相互反向地串联连接在第一电极E1与第二电极E2之间。第三齐纳二极管D3连接在第一齐纳二极管D1和第二齐纳二极管D2的连接点与第三电极E3之间。
第一齐纳二极管D1经由第三齐纳二极管D3连接在第一连接点CN1 与接地电极之间。同样地，第二齐纳二极管D2经由第三齐纳二极管D3 连接在第二连接点CN2与接地电极之间。第一齐纳二极管D1与第三齐纳二极管D3的串联电路构成第一ESD保护电路，第二齐纳二极管D2与第三齐纳二极管D3的串联电路构成第二ESD保护电路。第二ESD保护电路相对于第一ESD保护电路对称。
图6(A)、图6(B)是示出基于上述第一线圈L1与第三线圈L3的耦合的互感与在ESD电流的路径产生的电感分量的关系的图。在图6(A) 中，电容器Cd1是在第一齐纳二极管D1的耗尽层产生的寄生电容。(第一齐纳二极管D1(参照图5)连接在第一连接点CN1与虚拟接地之间。) 电感器ESL1是在ESD电流的路径(第一连接点CN1与接地之间，即，第一齐纳二极管以及连接第一齐纳二极管的导体图案的一部分)产生的电感分量。图6(A)所示的基于第一线圈L1与第三线圈L3的耦合的变压器可用图6(B)所示的T型等效电路来表示。像这样，基于第一线圈L1 与第三线圈L3的耦合的互感-M等效地串联连接在第一连接点CN1与接地之间。若用k来表示第一线圈L1与第三线圈L3的耦合系数，则存在M ＝k＊√(L1＊L2)的关系。
因为上述第一线圈L1和第三线圈L3和动连接，所以上述互感是负的电感。因此，在抵消在上述ESD保护器件的ESD电流路径产生的电感分量的方向上发挥作用。如果互感M与电感器ESL1的电感相等，则ESD 的电流路径的电感分量成为0。另外，关于基于第二线圈L2与第四线圈 L4的耦合的互感和在ESD电流路径产生的电感分量的关系，也是同样的。
如上所述，图5所示的匹配电路13A、13B构成抵消在ESD电流的电流路径产生的电感分量的ESL消除电路。如图1(B)所示，该匹配电路 13A、13B设置在埋设有二极管芯片11的层与层叠体10的安装面之间的层。通过该结构，从安装用端子电极经由匹配电路13A、13B到二极管芯片11的路径被最短化，难以产生不必要的寄生分量(特别是电感分量)，因此能够进一步抑制ESD保护时的峰值电压。即，能够维持ESD电路的 ESD保护性能。
图7是本实施方式的ESD保护电路101E的电路图，是将上述ESD 电流路径的电感分量包含在内表示的ESD保护器件101D的等效电路图。在二极管芯片11内，包含与第一齐纳二极管D1串联连接的电感分量 ESL11、与第二齐纳二极管D2串联连接的电感分量ESL21、与第三齐纳二极管D3串联连接的电感分量ESL31。此外，分别在第一连接点CN1与第一电极E1之间存在电感分量ESL12，在第二连接点CN2与第二电极 E2之间存在电感分量ESL22，在接地与第三电极E3之间存在电感分量ESL32。
如图6(B)所示，通过基于第一线圈L1与第三线圈L3的耦合的负的电感，电感分量(ESL11、ESL12)被抑制，通过基于第二线圈L2与第四线圈L4的耦合的负的电感，电感分量(ESL21、ESL22)被抑制。换言之，只要将第一线圈L1与第三线圈L3的耦合系数确定为，产生抑制(优选为抵消)电感分量(ESL11+ESL12)的、基于第一线圈L1与第三线圈 L3的耦合的负的电感即可。同样地，只要将第二线圈L2与第四线圈L4 的耦合系数确定为，产生抑制(优选为抵消)电感分量(ESL21+ESL22) 的、基于第二线圈L2与第四线圈L4的耦合的负的电感即可。
虽然图7所示的与第三齐纳二极管D3串联连接的电感分量ESL31、以及在二极管芯片11的第三电极E3与接地之间产生的电感分量ESL32 仍会残留，但是如以下所述，这些电感分量等效地不存在。即，只要ESD 保护器件101D进行平衡动作，第一齐纳二极管D1与第二齐纳二极管D2 的连接点在电位上就是中性点(图7所示的点NP)。因为该中性点NP 与接地的电位相等，所以在与第三齐纳二极管D3串联连接的电感分量 ESL31、以及在二极管芯片11的第三电极E3与接地之间产生的电感分量 ESL32并不流过信号电流。因此，ESD保护器件101D实质上不受这些电感分量的影响。
另外，在本实施方式中示出的ESD保护器件101D中，在第一连接点 CN1与接地之间，插入有相互反向地串联连接的两个齐纳二极管，在第二连接点CN2与接地之间，插入有相互反向地串联连接的两个齐纳二极管，因此对于正负浪涌电压的任一种，均示出相同的ESD保护特性。
图8是示出上述二极管芯片11的结构的剖视图。在此，在元件中表示了齐纳二极管的符号以及用电感器的符号表示了电感分量。该二极管芯片在P型硅基板P-sub的表面形成N-的外延层，形成元件分离用的沟道 TR，并通过向N-的外延层内以适当的浓度注入杂质，从而形成N+区域。
虽然在图8中省略了图示，但是在基板表面形成SiO2等的绝缘膜，并在N+区域的电极形成位置形成接触孔，在其开口位置形成Al等的金属电极E1、E2、E3。
接着，对通过基于第一线圈L1与第三线圈L3的耦合的互感来抵消了ESD电流路径中的电感分量所带来的传输特性的改善效果进行示出。图9 (A)是示出第一线圈L1的电感、第三线圈L3的电感、第一线圈L1与第三线圈L3的耦合系数k、ESD电流路径中的寄生电容Cd1以及电感分量ESL1各自的值的一个例子的电路图。图9(B)是未设置第一线圈L1、第二线圈L2的状态的作为比较例的电路图，图9(C)是设为没有电感分量时的作为比较例的电路图。
图10是示出图9(A)、图9(B)、图9(C)所示的三个差动传输线路的通过特性的图。在图9(B)所示的没有第一线圈L1以及第三线圈 L3的差动传输线路中，寄生电容Cd1以及电感分量ESL1的LC谐振电路作为陷波滤波器而发挥作用，在9GHz衰减至-3dB。相对于此，在图9(A) 所示的本实施方式涉及的传输线路中，其频段扩展至14.5GHz。另外，在图9(C)所示的传输线路中，由于阻抗不匹配，特性比本实施方式涉及的传输线路差。
《第二实施方式》
在第二实施方式中，示出第一ESD保护电路、第二ESD保护电路的结构与第一实施方式不同的ESD保护器件的例子。
图11是第二实施方式涉及的ESD保护电路102C的电路图。与在第一实施方式中图5所示的ESD保护电路101C的不同点在于，不具备齐纳二极管D3。其它结构相同。
二极管芯片12在外表面具有第一电极E1、第二电极E2、第三电极 E3，在内部具有第一齐纳二极管D1以及第二齐纳二极管D2。第一齐纳二极管D1和第二齐纳二极管D2相互反向地串联连接在第一电极E1与第二电极E2之间。第一齐纳二极管D1与第二齐纳二极管D2的连接点与第三电极E3连接。
在ESD保护电路102C中，第一齐纳二极管D1构成第一ESD保护电路，第二齐纳二极管D2构成第二ESD保护电路。
图12是将构成本实施方式的ESD保护电路的ESD保护器件的ESD 电流路径的电感分量包含在内表示的ESD保护电路102E的电路图。在二极管芯片11内，包含与第一齐纳二极管D1串联连接的电感分量ESL11、与第二齐纳二极管D2串联连接的电感分量ESL21、从第一齐纳二极管D1 与第二齐纳二极管D2的连接点起到第三电极E3为止的电感分量ESL31。此外，分别在第一连接点CN1与第一电极E1之间存在电感分量ESL12，在第二连接点CN2与第二电极E2之间存在电感分量ESL22，在接地与第三电极E3之间存在电感分量ESL32。
与在第一实施方式中示出的ESD保护电路101C同样地，通过基于第一线圈L1与第三线圈L3的耦合的负的电感，电感分量(ESL11、ESL12) 被抵消，通过基于第二线圈L2与第四线圈L4的耦合的负的电感，电感分量(ESL21、ESL22)被抵消。此外，因为中性点NP与接地的电位相等，所以不受电感分量ESL31、ESL32的影响。
图13是示出上述二极管芯片12的结构的剖视图。在此，在元件中表示了齐纳二极管的符号以及用电感器的符号表示了电感分量。该二极管芯片在P型硅基板P-sub的表面形成N-的外延层，形成元件分离用的沟道 TR，并通过向N-的外延层内以适当的浓度注入杂质，从而形成N+区域以及P+区域。其它结构与图8所示的二极管芯片11相同。
《第三实施方式》
在第三实施方式中，示出具备ESD保护器件的差动传输线路的例子。
图14是示出发送侧放大电路AMPt与接收侧放大电路AMPr之间的差动传输线路210的图。该差动传输线路210是基于第一线路SL1和第二线路SL2的差动传输线路，并传输差动信号。在该第一线路SL1与第二线路SL2之间插入有ESD保护电路101C。即，在该例子中，ESD保护电路 101C的第一线圈L1和第三线圈L3串联连接在第一线路SL1，ESD保护电路101C的第二线圈L2和第四线圈L4串联连接在第二线路SL2。
ESD保护电路101C的结构如第一实施方式所示。
根据上述结构，由构成ESD保护电路101C的ESD保护器件内的寄生电容和电感分量构成的LC谐振电路的谐振频率比以往的ESD保护器件高，因此能够扩大在差动传输线路210中处理的信号频带。
《第四实施方式》
在第四实施方式中，示出具备ESD保护器件以及共模扼流线圈的复合器件的例子。
图15是复合器件电路310C的电路图。由该共模滤波器的第一端子T1和第二端子T2构成第一平衡端口，由第五端子T5和第六端子T6构成第三平衡端口。在这些第一平衡端口以及第三平衡端口连接差动电路、差动传输线路。
复合器件电路310C具有共模扼流线圈301和与该共模扼流线圈301 连接的ESD保护电路101C。共模扼流线圈301由第五线圈L5和与其耦合的第六线圈L6构成。ESD保护电路101C的结果如在第一实施方式中所示。
图16是示出形成在构成本实施方式的共模滤波器的层叠体的各层的导体图案的一个例子的图。图17是本实施方式的复合器件310D的对内部进行了透视的概略主视图。复合器件310D由形成了给定的导体图案的树脂片的层叠体(树脂多层基板)构成。在该层叠体30的内部埋设有二极管芯片11。二极管芯片11的结构与在第一实施方式中示出的相同。在层叠体30的下表面，露出有表面安装用的第一端子T1、第二端子T2、第五端子T5、第六端子T6以及两个接地端子GND。
在层叠体30之中，在下层构成了ESD保护电路101C，在上层构成了共模扼流线圈301。无导体图案的树脂空间SP介于共模扼流线圈301与二极管芯片11之间。因此，可避免共模扼流线圈301的第五线圈L5以及第六线圈L6与二极管芯片11的导体的不必要的耦合。此外，因为二极管芯片11介于ESD保护电路101C内的各线圈L1、L2、L3、L4与共模扼流线圈301的各线圈L5、L6之间，所以还可避免ESD保护电路101C内的各线圈L1、L2、L3、L4与共模扼流线圈301的各线圈L5、L6的不必要的耦合。
在图16中，示出了各层S1～S17的仰视图。在层S1的下表面形成有第一端子T1、第二端子T2、第五端子T5、第六端子T6、接地端子GND 以及接地电极EG。在层叠体30的下表面形成有抗蚀剂膜，从该抗蚀剂膜露出的部分用作表面安装用的端子。在层S2分别形成有第一线圈L1、第二线圈L2的导体图案。在层S3分别形成有第三线圈L3、第四线圈L4的导体图案。在层S4形成有用于搭载(埋设)二极管芯片11的开口部CA。
在图16中，从层S9到层S17，形成有第五线圈L5以及第六线圈L6。每当层转移时，第五线圈L5和第六线圈L6便调换外周侧与内周侧的位置关系。由此，使第五线圈L5与第六线圈L6的电感相等，保持差动线路的平衡。此外，每当层转移时，第五线圈L5以及第六线圈L6的直径的大小便交替地重复。由此，分别减小了在层间在第五线圈L5彼此间产生的寄生电容、在层间在第六线圈L6彼此间产生的寄生电容、在第五线圈L5与第六线圈L6的层间产生的寄生电容。
如上所述，构成匹配电路13A、13B的第一线圈L1、第二线圈L2、第三线圈L3以及第四线圈L4的至少一部分(第一环状导体)设置在埋设有二极管芯片11的层与层叠体30的安装面之间的层。此外，构成共模扼流线圈301的第五线圈L5以及第六线圈L6的至少一部分(第二环状导体) 设置在埋设有二极管芯片11的层和层叠体30的与安装面相反侧的面之间的层。在本实施方式中，上述“第一环状导体”是构成第一线圈L1、第二线圈L2、第三线圈L3以及第四线圈L4的环状导体的几乎全部。此外，上述“第二环状导体”是构成第五线圈L5以及第六线圈L6的环状导体的几乎全部。
通过像这样配置匹配电路13A、13B用的线圈和共模扼流线圈301，从而可在抑制大型化的同时抑制匹配电路13A、13B与共模扼流线圈301 的耦合。
此外，可抑制共模扼流线圈301的Q值的降低，并且可抑制不必要的谐振点的出现。
另外，因为构成二极管芯片11的半导体基板是接地电位，所以若共模扼流线圈301与二极管芯片11的距离近，则在共模扼流线圈301与接地之间会产生寄生电容。在本实施方式中，二极管芯片11靠近匹配电路 13A、13B侧进行偏移配置。即，在二极管芯片11与共模扼流线圈301之间形成有电磁间隙。由此，可抑制在共模扼流线圈301与接地之间产生的寄生电容。
如上所述，本实施方式的复合器件310D是构成为单个封装件的单个部件。即，该复合器件310D安装在电路基板等。
图18是示出本实施方式的复合器件310D的ESD保护特性的图。具体地，按照IEC61000-4-2试验标准，确认了接触施加8kV时的放电电压波形。该试验标准是应用于在低相对湿度环境下电子设备对从操作者直接产生或从接近物体产生的静电放电的抗扰性评价的标准。
如图18所示，以1ns量级进行响应，并且放电电压被抑制为小于80V。
图19是示出本实施方式的复合器件310D及其比较例的共模滤波器的插入损耗特性的图。比较例的共模滤波器是从本实施方式的共模滤波器中去除了第一线圈L1、第二线圈L2、第三线圈L3以及第四线圈L4的结构。在图19中，纵轴为插入损耗，横轴为频率，分别示出了本实施方式的共模信号(噪声)的插入损耗S21(CC)E、比较例的共模信号(噪声)的插入损耗S21(CC)P、本实施方式的差模信号的插入损耗S21(DD)E、比较例的差模信号的插入损耗S21(DD)P。
从图19可明确，对于共模信号(噪声)，例如在1.8GHz以上且3.8GHz 以下的频带，满足衰减-10dB以上这样的规定，对于差模信号，例如在 7.5GHz以下满足小于-3dB这样的规定。
《其它实施方式》
在以上所示的各实施方式中，在图5所示的ESD保护电路101C中，在第一连接点CN1连接了第一齐纳二极管D1的阴极，在第二连接点CN2 连接了第二齐纳二极管D2的阴极，并在接地连接了第三齐纳二极管D3 的阴极，但是这些齐纳二极管D1、D2、D3的方向也可以相反。同样地，在图11所示的ESD保护电路102C中，齐纳二极管D1、D2的方向也可以相反。
最后，上述实施方式的说明在所有的方面均为例示，并非限制性的。能够由本领域技术人员适当地进行变形以及变更。本实用新型的范围不是由上述的实施方式示出，而是由权利要求书示出。进而，在本实用新型的范围中，包含在与权利要求书内等同的范围内对实施方式进行的变更。
附图标记说明
AMPr：接收侧放大电路；
AMPt：发送侧放大电路；
Cd1：寄生电容；
CN1：第一连接点；
CN2：第二连接点；
D1：第一齐纳二极管；
D2：第二齐纳二极管；
D3：第三齐纳二极管；
E1：第一电极；
E2：第二电极；
E3：第三电极；
EG：接地电极；
ESL1：电感分量；
ESL11、ESL12：电感分量；
ESL21、ESL22：电感分量；
ESL31、ESL32：电感分量；
GND：接地端子；
L1：第一线圈；
L2：第二线圈；
L3：第三线圈；
L4：第四线圈；
L5：第五线圈；
L6：第六线圈；
NP：中性点；
S1～S17：绝缘性树脂层；
SL1：第一线路；
SL2：第二线路；
SP：树脂空间；
T1：第一端子；
T2：第二端子；
T3：第三端子；
T4：第四端子；
T5：第五端子；
T6：第六端子；
TR：沟道；
V：层间连接导体；
Z1：第一区域；
Z2：第二区域；
10：层叠体；
11、12：二极管芯片；
13A、13B：匹配电路；
30：层叠体；
101C、102C：ESD保护电路；
101D：ESD保护器件；
101E、102E：ESD保护电路(等效电路)；
210：差动传输线路；
301：共模扼流线圈；
310C：复合器件电路；
310D：复合器件。