一种低压四相位电荷泵升压电路的制作方法
【技术领域】
[0001]本发明涉及电荷泵电路领域，具体涉及一种在Flash嵌入式快速闪存存储器中用于提供编程、擦写操作所需的高电压的电压抬升电路。
【背景技术】
[0002]随着微电子技术的不断发展，嵌入式快速闪存得到高速发展，在人们的日常生活中已经得到广泛的应用，例如公交收费系统、物流管理、人员的安全监控以及生产过程的控制和超市的商品管理等，射频识别技术已经深入到人们生活的方方面面。
[0003]Flash嵌入式快速闪存存储器主要由存储区，地址译码器和控制逻辑和电荷泵等电源系统组成，其中电荷泵电路为存储器的编程、擦写操作提供高电压。
[0004]随着当前SoC片上系统低功耗能力的不断发展，系统电源电压不断降低。而存储器的编程擦写操作所需的高电压并未降低。因此，必须有效的提高电荷泵的电压抬升能力即提高电压增益。但是由此引发的由于MOS管的衬偏效应的影响，导致MOS管的阈值电压不断上升，降低电荷泵的电压抬升效率，难以产生编程、擦写操作所需要的高电压。
[0005]为了能够有效的降低MOS衬偏效应的影响，近年来很多学者提出了新型的MOS电荷泵电路。Wu JT , Chang KL 两人在其论文 Wu JT, Chang KL.MOS charge pump forlow-voltage operat1n [J].1EEE J Solid-State Circuits，1998，33 (4):592-597.中提出了一种新型的后向反馈机制的电荷泵电路，但是该电路存在两相时钟信号同时为低时会产生电荷的反向传输通道，其降低电荷泵的传输效率。这些学者设计的主要解决这个问题的思路均是通过增加MOS管栅极电压，来降低阈值电压上升所带来的影响。
【发明内容】
[0006]本发明的目的在于提供一种适用于SoC片上系统的电荷泵，其电压增益，受MOS衬偏效应的影响低，输出电压纹波小的新型低压四相位高效率电荷泵电路。
[0007]为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现:
一种低压四相位电荷泵升压电路，该电路以PMOS晶体管作为电荷传输管和辅助电荷传输管并与通过NMOS晶体管输入的四相位时钟信号同步，相对于预定电位产生升高电压，包括:
升压电路组，其为升压电路以N级形式互相串联连接，N是2或更大的整数；
所述升压电路包括两个分别作为作为电荷传输管和辅助电荷传输管的第一 PMOS晶体管和第二 PMOS晶体管、以及由第三PMOS晶体管和第四PMOS晶体管构成的衬底电压调节电路，其中，第一 PMOS晶体管的源极S、第二 PMOS晶体管的漏极D、第三PMOS晶体管的栅极G和第四PMOS晶体管的栅极G互相连接并在连接处形成前端节点N，所述第一 PMOS晶体管的漏极D、第二 PMOS晶体管的源极S、第三PMOS晶体管的漏极和第四PMOS晶体管的源极S互相连接并在连接处形成后端节点E，所述第二 PMOS晶体管的栅极G连接后端节点E，所述第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管的衬底引出电极B并且互相连接形成衬底节点A，所述第四PMOS晶体管的漏极连接衬底节点A，所述第一 PMOS晶体管的栅极G与第三PMOS晶体管的源极S相互连接；
所述升压电路中的后端节点E与下一级升压电路中的前端节点N连接形成N级串联形式的升压电路组；
时钟电路，其包括具有不同相位的4种时钟信号Clklp、Clk2p、Clk3p和Clk4p，其中Clklp和Clk2p对应一个升压电路，而Clk3p和Clk4p对应相邻的一个升压电路，所述时钟信号Clklpl连接一个NMOS晶体管的源极S和漏极D，此NMOS晶体管作为MOS电容，其衬底接地，其栅极G与第一 PMOS晶体管的栅极G和第三PMOS晶体管的源极S相互连接，所述时钟信号Clk2p同时连接三个作为MOS电容的NMOS晶体管的源极S和漏极D，此三个NMOS晶体管的衬底皆接地，其中两个NMOS晶体管的栅极G共同连接升压电路中的前端节点N，剩余的一个NMOS晶体管的栅极G连接升压电路中的衬底节点A，所述时钟信号Clk4p在相邻升压电路上的连接方式与时钟信号Clklpl相同，时钟信号Clk3p与时钟信号Clk2p相同；前置电路，其包括一个NMOS晶体管和两个PMOS晶体管，其中一个PMOS晶体管的源极S连接电平Vd,其栅极G与另一个PMOS晶体管的源极S以及NMOS晶体管的栅极G共同连接，另一个PMOS晶体管的栅极G连接时钟信号Clk2p，NM0S晶体管作为MOS电容，其衬底接地，源极S与漏极G共同连接时钟信号Clklpl，两个PMOS晶体管的漏极D与衬底皆连接第一级升压电路的前端节点N。
[0008]进一步的，所述时钟信号Clk2p和Clk3p的电压幅值为Vd，所述时钟信号Clklp、Clk4p电压幅值为2Vd。
[0009]本发明的有益效果是:
(I)本发明结构简单、成本低，通过其电路结构使得该电荷泵电路受衬偏效应导致的阈值电压上升的影响较小，有效的提高了电荷泵电路的工作效率。
[0010](2)本发明可使电压系统在1.8V的工作电源电压下得到12V的高电压，并且输出电压纹波较小。
[0011](3)本发明特别适用于SoC低压片上系统的电压抬升电路。
【附图说明】
[0012]图1为本发明的电荷泵电路图；
图2为本发明四相位时钟信号的时序关系图；
图3为本发明电荷泵hspice仿真图。
【具体实施方式】
[0013]下面将参考附图并结合实施例，来详细说明本发明。
[0014]参照图1所示，一种低压四相位电荷泵升压电路，在本发明中升压电路组中的升压电路有3级，每级的升压电路结构相同，以第I级为例，第一 PMOS晶体管为Mp2、第二 PMOS晶体管为Mp9、第三PMOS晶体管为Mp6、第四PMOS晶体管为Mp 10，Mp2为电荷传输管，同时Mp9在一些时段也作为辅助电荷传输管工作，提高电荷传输效率，Mp6、MplO的构成衬底电压调节电路，而第I级上的时钟电路中，主要由Mn2、Mn5、Mn6、Mn7构成的MOS电容及相应的时钟信号组成，本发明利用PMOS管的导通特性，只要PMOS的栅极G电压为零，无论其源级S电压为多少Vd，PMOS管均可导通，且添加了衬底电压调节电路使得PMOS管的衬底电压一直能够保持在PMOS中的最高电压，从而不存在衬偏效应的影响。
[0015]本发明中采用的时钟信号的时序图为图2所示，采用这样逐个包含的时序关系，主要是为了防止出现例如Clk2P为高电平而Clk4p为低电平的时序，这种情况下会使得Mp2管导通，产生电荷反向传输通道，降低电荷泵的电压抬升效率。
[0016]本发明的工作原理是当Clklp为低电平O时，由图2可知，Clk2p=Vd，Clk4p=2Vd，Clk3p为低电平0，此时Mp3管导通，前端节点N2处MOS电容Mn8和MnlO中存储的电荷经Mp3管向N3节点传输，抬升N3节点处的电压，由于N2处此时为高电压，Mp7管关断，此时Clk2p为Vd，即此时Mpl2管的栅极电压为Vd，同时节点A处的电压至少为Vd，即M12管导通，由节点N3处向Mn9电容充电，使得衬底电压和PMOS管的源级电压近似相等，又由于N2节点的电压始终低于N3处节点的电压，从而保证了 PMOS衬底电压为最高电压。
[0017]当Clk4p为低电平O时，由图2可知，Clk3p=Vd，Clklp=2Vd，Clk2p为低电平0，此时由于Clklp为高电平，Mp3管关断，又由于节点N3处的电平高于节点N2处的电平，Mpll管也关断，从而关断了所有的电荷反向传输通道，使得Mnll和Mnl3管中存储的电荷只能正向传输。由于Clk2p=0，导致此时Mp7管导通，使得Clklp的高电压通过Mp7管传输到节点N3处，进一步抬升了节点N3处的电平，提升节点N3处的电荷通过Mp4管正向传输的效率。
[0018]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种低压四相位电荷泵升压电路，该电路以PMOS晶体管作为电荷传输管和辅助电荷传输管并与通过NMOS晶体管输入的四相位时钟信号同步，相对于预定电位产生升高电压，其特征在于，包括: 升压电路组，其为升压电路以N级形式互相串联连接，N是2或更大的整数； 所述升压电路包括两个分别作为作为电荷传输管和辅助电荷传输管的第一 PMOS晶体管和第二 PMOS晶体管、以及由第三PMOS晶体管和第四PMOS晶体管构成的衬底电压调节电路，其中，第一 PMOS晶体管的源极S、第二 PMOS晶体管的漏极D、第三PMOS晶体管的栅极G和第四PMOS晶体管的栅极G互相连接并在连接处形成前端节点N，所述第一 PMOS晶体管的漏极D、第二 PMOS晶体管的源极S、第三PMOS晶体管的漏极和第四PMOS晶体管的源极S互相连接并在连接处形成后端节点E，所述第二 PMOS晶体管的栅极G连接后端节点E，所述第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管和第四PMOS晶体管的衬底引出电极B并且互相连接形成衬底节点A，所述第四PMOS晶体管的漏极连接衬底节点A，所述第一 PMOS晶体管的栅极G与第三PMOS晶体管的源极S相互连接； 所述升压电路中的后端节点E与下一级升压电路中的前端节点N连接形成N级串联形式的升压电路组； 时钟电路，其包括具有不同相位的4种时钟信号Clklp、Clk2p、Clk3p和Clk4p，其中Clklp和Clk2p对应一个升压电路，而Clk3p和Clk4p对应相邻的一个升压电路，所述时钟信号Clklp连接一个NMOS晶体管的源极S和漏极D，此NMOS晶体管作为MOS电容，其衬底接地，其栅极G与第一 PMOS晶体管的栅极G和第三PMOS晶体管的源极S相互连接，所述时钟信号Clk2p同时连接三个作为MOS电容的NMOS晶体管的源极S和漏极D，此三个NMOS晶体管的衬底皆接地，其中两个NMOS晶体管的栅极G共同连接升压电路中的前端节点N，剩余的一个NMOS晶体管的栅极G连接升压电路中的衬底节点A，所述时钟信号Clk4p在相邻升压电路上的连接方式与时钟信号Clklpl相同，时钟信号Clk3p与时钟信号Clk2p相同； 前置电路，其包括一个NMOS晶体管和两个PMOS晶体管，其中一个PMOS晶体管的源极S连接电平Vd,其栅极G与另一个PMOS晶体管的源极S以及NMOS晶体管的栅极G共同连接，另一个PMOS晶体管的栅极G连接时钟信号Clk2p，NM0S晶体管作为MOS电容，其衬底接地，源极S与漏极G共同连接时钟信号Clklpl，两个PMOS晶体管的漏极D与衬底皆连接第一级升压电路的前端节点N。
2.根据权利要求1所述的低压四相位电荷泵升压电路，其特征在于，所述时钟信号Clk2p和Clk3p的电压幅值为Vd，所述时钟信号Clklp、Clk4p电压幅值为2Vd。
【专利摘要】本发明是一种低压四相位电荷泵升压电路，该电路以PMOS晶体管作为电荷传输管和辅助电荷传输管并与通过NMOS晶体管输入的四相位时钟信号同步，相对于预定电位产生升高电压，该电路包括以升压电路以N级形式互相串联连接形成的升压电路组、时钟电路和前置电路。采用本发明技术方案，结构简单、成本低，通过其电路结构使得该电荷泵电路受衬偏效应导致的阈值电压上升的影响较小，有效的提高了电荷泵电路的工作效率，并且输出电压纹波较小，特别适用于SoC低压片上系统的电压抬升电路。
【IPC分类】H02M3-158, H02M1-14
【公开号】CN104767383
【申请号】CN201510189514
【发明人】刘世安
【申请人】苏州芯宽电子科技有限公司
【公开日】2015年7月8日
【申请日】2015年4月21日