0090]高压DMOS管5012开通，电流从VBI通过电阻5017流过开通的高压DMOS管5012，高压DMOS管5012的漏极电压从VBl降到VS1-0.7V，则非门5019的输入端从相对于VSl的高电平变为低电平，从而使非门5019输出高电平，使NMOS管5020导通，从而，电流经过电阻5022、电阻502UNM0S管5020、高压DMOS管5016后流过电阻5015，电阻5015产生的压降大于电压源5014，使电压比较器5013的输出端输出高电平，使非门5007输出高电平，RS触发器5008的Q端输出低电平，使模拟开关5009断开；
[0091]从而高压DMOS管5012和高压DMOS管5016关断，非门5019的输出端从高电平变为低电平，从而NMOS管5020关断并且，因为JK触发器5023的CP端出现下降沿，使JK触发器5023的Q输出端从输出低电平变为输出高电平；
[0092]而这时，电压比较器5013的输出端为低电平，非门5027输出高电平，模拟开关5026闭合。
[0093]当HINl的下降沿来临后:
[0094]非门5004的输出端从高电平变为低电平，JK触发器5011的CP端出现下降沿，使JK触发器5023的Q输出端输出高电平；并且由于非门5005输出高电平，模拟开关5025闭合；
[0095]高压DMOS管5012开通，电流从VBI通过电阻5017流过开通的高压DMOS管5012，高压DMOS管5012的漏极电压从VBl降到VS1-0.7V，则非门5019的输入端从相对于VSl的高电平变为低电平，从而使非门5019输出高电平，使NMOS管5020导通，从而，电流经过电阻5022、电阻502UNM0S管5020、高压DMOS管5016后流过电阻5015，电阻5015产生的压降大于电压源5014，使电压比较器5013的输出端输出高电平，使非门5027输出低电平，使模拟开关5026断开；
[0096]从而高压DMOS管5012和高压DMOS管5016关断，非门5019的输出端从高电平变为低电平，从而NMOS管5020关断并且，因为JK触发器5023的CP端出现下降沿，使JK触发器5023的Q输出端从输出高电平变为输出低电平；
[0097]而这时，电压比较器5013的输出端从高电平变为低电平，使或门5004的输出端从高电平变为低电平，即JK触发器5011的CP端出现下降沿，使JK触发器5011的Q输出端从高电平变为低电平；
[0098]S卩，当HINl的下降沿来临后，电路各模拟开关和触发器的状态又回到初始状态；如此往复，而JK触发器5023的Q输出端在高压区如实输出了与HINl同相同宽的波形。
[0099]在此，电阻5022和电阻5021分别为正温度系数电阻和负温度系数电阻，用于补偿因温度变化引起的电流漂移，在本实施例中，对电压源5014的设计值和电阻5015的设计值进行控制，即可实现UC悬空也能使电路正常工作，根据不同的B⑶工艺或SOI工艺，电压源5014的设计值和电阻5015的设计值可能有所不同，一边来说，典型值为:电压源5014的设计值0.5V，阻5015的设计值50k Ω。
[0100]因为应用环境或衰减，若需要增加高压DMOS管5012的导通时间使，可通过在UC端和GND端间接一个电容来实现；若需要减小高压DMOS管5012的导通时间使，可通过在UC端和GND端间接一个电阻来实现。
[0101]本发明提出的另一个实施例的同步电平转换电路的结构如图4所示，VCC连接输入电路5001的供电正源正端；
[0102]HINl连接输入电路5001的输入端；
[0103]GND连接输入电路5001的供电电源负端；
[0104]输入电路5001的输出端连接非门5002的输入端，非门5002的输出端与非门5003的输入端相连；
[0105]非门5003的输出端与模拟开关5009的固定端、或门5004的其中一个输入端、非门5005的输入端相连；
[0106]模拟开关5009的活动端与或门5010的其中一个输入端相连；
[0107]或门5004的输出端与JK触发器5011的CP端相连；
[0108]JK触发器5011的J端和K端接VCC ;
[0109]JK触发器5011的供电电源正端接VCC ；
[0110]JK触发器5011的供电电源负端接GND ；
[0111]JK触发器5011的Q输出端连接模拟开关5026的固定端；
[0112]模拟开关5026的活动端连接或门5010的另一输入端；
[0113]非门5005的输出端连接RS触发器5008的S端和模拟开关5025的控制端；
[0114]RS触发器5008的Q端连接模拟开关5009的控制端；
[0115]或门5010的输出端与高压DMOS管5012的栅极、高压DMOS管5016的栅极相连；
[0116]高压DMOS管5012的衬底与源极相连并接GND，高压DMOS管5016的衬底与源极相连并接GND ;
[0117]高压DMOS管5012的漏极接电阻5017的一端、二极管5018的阴极和非门5019的输入端；
[0118]电阻5017的另一端接VBl ；
[0119]二极管5018的阳极接VSl ；
[0120]非门5019的输出端接NMOS管5020的栅极、JK触发器5023的CP端；
[0121]NMOS管5020的衬底与源极相连并接高压DMOS管5016的漏极；
[0122]NMOS管5020的漏极接电阻5021的一端，电阻5021的另一端接电阻5022的一端，电阻5022的另一端接VBl ；
[0123]JK触发器5023的J端和K端相连并接VBl ;
[0124]JK触发器5023的供电电源正端接VBl，JK触发器5023的供电电源负端接VSl ；
[0125]JK触发器5023的Q端接输出电路5024的输入端；
[0126]输出电路5024的供电电源正端接VB1，输出电路5024的供电电源负端接VSl ；
[0127]输出电路5024的输出端接HOl ；
[0128]高压DMOS管5016的栅极与衬底相连接电压比较器5013的正输入端和电阻5015的一端;
[0129]电阻5015的另一端作为UC端；
[0130]电压比较器5013的负输入端接电压源5014的正端；
[0131]电压源5014的负端接GND ；
[0132]电压比较器5013的输出端接模拟开关5025的活动端、非门5027的输入端和非门5006的输入端；
[0133]非门5027的输出端与模拟开关5026的控制端相连；
[0134]非门5006的输出端接非门5007的输入端，非门5007的输出端接RS触发器5008的R端；
[0135]模拟开关5025的固定端接或门5004的另一输入端。
[0136]在本实施例中，UC端直接接GND即与第一个实施例的结构和工作原理完全相同，所不同的是，若需要增加高压DMOS管5012的导通时间使，是通过在UC端和GND端间接一个电阻或电容来实现，并且不能通过外部控制来减小高压DMOS管5012的导通时间。
[0137]以上结合附图详细说明了本发明的技术方案，本发明提出了一种新的智能功率模块电路，可以在对智能功能模块内的高压DMOS管的通断时间进行灵活控制的前提下，有效降低智能功率模块内部电路的设计难度。
[0138]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种智能功率模块电路，其特征在于，包括: 三相同步电平转换电路，所述三相同步电平转换电路中的每一相同步电平转换电路的输入端连接至所述智能功率模块电路中对应相的上桥臂信号输入端，所述每一相同步电平转换电路的输出端连接至所述智能功率模块电路的三相高压区中对应相的信号输出端，所述每一相同步电平转换电路的高压区供电电源正端和负端分别连接至所述智能功率模块电路中对应相的高压区电源的正极和负极，所述每一相同步电平转换电路的低压区供电电源正端和负端分别连接至所述智能功率模块电路中对应相的低压区电源的正极和负极，所述每一相同步电平转换电路的受控端作为所述智能功率模块电路的控制端； 其中，所述每一相同步电平转换电路包含有用于隔离所述低压区电源和所述高压区电源的DMOS管，当所述每一相同步电平转换电路的受控端的连接部件不同时，所述DMOS管的导通时间不同。2.根据权利要求1所述的智能功率模块电路，其特征在于，所述每一相同步电平转换电路包括: 输入电路，所述输入电路的供电电源正端和负端分别连接至所述每一相同步电平转换电路的低压区供电电源正端和负端，所述输入电路的输入端作为所述每一相同步电平转换电路的输入端，所述输入电路用于升高所述每一相同步电平转换电路的低压区供电电源的电压并输出至后续电路； 第一非门，所述第一非门的输入端连