10和1112。
[0055]采样锁存器1102和1104被配置成锁存从感测电路614 (例如，图7的电路700)接收的EARLY信号和LATE信号。通过Latch Ctrl引脚来控制锁存。在一些实施例中，LatchCtrl引脚可以连接至由PWM控制器308提供的用于开关106的栅极控信号。这样的布置使得EARLY/LATE信号在开关106刚一断开后就被采样。在一些实施例中，如图11所示，栅极控信号可以在该信号到达采样锁存器之前通过延迟元件1105延迟。该延迟为电感器(例如，电感器102)提供了迫使在节点LX处的电压转向基于在电感器中的剩余电流的极性的方向的时间。
[0056]在一些实施例中，采样锁存器输出端的输出可以被数字滤波器1110和1112数字滤波(例如，使用任意平均方法)，以消除异常信号或随机信号。作为示意性示例，如果电路采样10个循环，其中，8个采样示出较早，而2个采样示出较晚，则2个较晚信号可以作为噪声被处理并且被丢弃。这样的布置可以改善DMD的处理结果的一致性以及对DMD的控制(例如，偏移电流设置)。如图11所示，数字滤波器1110可以被配置成对EARLY信号进行滤波，而数字滤波器1112可以被配置成对LATE信号进行滤波。在滤波之后，每个滤波器可以输出高信号或低信号以分别指示开关106是断开太早还是太晚。然后，信号可以由判定逻辑1106来处理。
[0057]现在参考图11B，图11B例示了根据本公开的实施例的可以用于实现判定逻辑1106的示例性电路1150。如图11B所示，电路1150包括X0R门1152和AND门1154。电路1150接收LATE输入和EARLY输入(直接来自采样锁存器1102和1104或者来自数字滤波器1110和1112)，并且可以基于LATE输入和EARLY输入的组合经由Enable和UP/DNB(Up/Down_B)信号来控制可逆计数器1108。
[0058]例如，如果针对EARLY输入接收到高信号而针对LATE输入接收到低信号，则指示出开关106是较早断开而不是较晚断开，电路1150可以使Enable和Up/Down_B信号有效以使计数器加1。如果针对EARLY输入接收到低信号而针对LATE输入接收到高信号，则指示出开关106是较晚断开而不是较早断开，电路1150可以使Enable信号有效而使Up/Down_B信号无效以使计数器减1。如果所接收的信号示出较早和较晚两者(即，EARLY输入和LATE输入两者都为高)或者不早也不晚(即，EARLY输入和LATE输入两者都为低)，则电路1150可以使Enable信号无效，从而使计数器保持当前存储的计数值。图11B仅示出了示例性设计。本领域的普通技术人员应明白，可以使用其他设计来获得与上述相同的功能。
[0059]参考图11A，可逆计数器1108可以基于来自判定逻辑1106的Up/Down_B信号和Enable信号周期地(每斜坡时钟周期一次)更新计数器值。在一些实施例中，能够通过跳过来自采样锁存器的一些时钟周期来使更新计数器值的速率更低(例如，每八个斜坡时钟周期一次)以降低功率。在一些实施例中，当时钟周期被跳过时，(用于实现数字处理器616)的电路1200和感测电路614也能被禁用，以节省功率。例如，当没八个时钟周期处理一组LATE/EARLY采样时，可以在七个时钟周期内禁用数字处理器616和感测电路614。
[0060]可以基于例如LATE/EARLY采样的数量的变化来修改更新计数器值的速率。例如，在特定时间段内LATE/EARLY采样的数量变化很大(有滤波或无滤波)，这表示反馈环路还没有达到稳定状态，使得转换器在DMD的控制下未产生数量稳定的LATE/EARLY采样，可以提高更新计数器值的速率。例如，在这种情况下，数字处理器616和感测电路614能够被配置成跳过几个时钟周期(或者甚至每个时钟周期对LX节点采样一次)以使反馈环路变得响应更积极，使得反馈环路能够更快收敛。另一方面，当LATE/EARLY采样的数量变得相对稳定，不需要在每个时钟周期进行对DMD的评估和校正。数字处理器616和感测电路614然后可配置成跳过每个采样之间的更多时钟周期，以节省功率。
[0061]然后可以将可逆计数器1108的计数器值提供至DMD 603的CTRL引脚(例如，图10A至图10B的电路1000和电路1050)，其中，计数器值可以用于控制施加至DMD的偏移电流以补偿(或者过度补偿)在DMD603中的不匹配。在调节偏移电流之后，可以再次检测到随后的由DMD603的输出引起的开关106的较晚/较早断开。得到的反馈环路使DMD输出定时能够被连续地并且动态地调节，使得对DMD输出的切换(以及开关106的断开)可以在靠近电感器电流的真实零交叉的时间发生。
[0062]图12图示了根据本公开的实施例的可以用于实现数字处理器616的示例性电路1200。在一些实施例中，电路1200可以用于处理图9的电路900的单个EARLY/LATE_B输出。电力1200的操作与电路1100相似。此外，判定逻辑1206可以通过加/减线路来调节N位CTRL输出。在一些实施例中，系统可以运行测试以将N位CTRL值与目标值进行比较。如果在所述值之间的差超过某阈值，则判定逻辑1206可以增大或者减小N位CTRL值。这样的布置可以进一步改善系统的精确性。
[0063]图13图示了根据本公开的实施例的可以用于实现图3和图6的PWM控制器308的示例性电路1300。电路1300包括误差放大器1302、比较器1304、被配置成生成斜坡信号以及数字输出的振荡器1306、触发器(FF，flip-flop) 1308和1310、以及0R门1312。在一些实施例中，振荡器1306被配置成生成转换器的主切换频率并且通过在每个时钟循环的开始时设置FF 1308来开始充电循环。误差放大器1302被配置成监测作为反馈电压(VFB)的(例如，在电路300的节点V0UT处的)输出电压、或者的输出电压的一部分。误差放大器1302可以将反馈电压(VFB)与参考电压(VREF)进行比较以生成反馈控制信号(ERV)以控制开关104和106的控制信号的占空比。比较器1304被配置成将反馈控制信号(ERV)与来自振荡器的斜坡电压进行比较，并且生成数字脉冲信号，以通过复位FF 1308来终止转换器的充电循环(即，当开关104闭合时)。另一方面，FF 1310可以被设置成放电阶段(当开关106为闭合时)。放电阶段通过复位FF 1310而被终止，这可以在时钟循环结束时或者当来自DMD的信号有效(例如，在确定电感器电流已到达零以后)时发生。误差放大器可以调节ERV电压以调节开关104和106的控制信号的脉冲宽度，以将输出电压保持在预定水平。
[0064]如之前所讨论的那样，转换器可以包括跨接电感器的开关(例如，电路300的开关310)以降低振荡。当开关106为断开时该开关可以被闭合，而当开关104是闭合时断开该开关。开关的闭合可以被略微延迟以允许足够的时间检测在开关106被断开之后在切换节点LX处的电压摆动，并且可以由电路1300基于FF 1308和FF 1310的输出来执行该闭合。
[0065]此处所描述的实施例可以被应用于如图14所图示的BUCK-B00ST类型架构。图14图示了电路1400，电路1400包括电容器110、负载112、电感器1402、开关1404和1406、PWM控制器1408、DMD 1403、感测电路1414以及数字处理器1416。如图14的电路1400所示，电感器1402连接在节点LX与GND之间。开关1404连接在节点LX与节点VIN之间，并且开关1404被配置成对电感器1402充电。开关1406连接在节点LX与输出电容器110之间，开关1406还连接至转换器的负输出节点(节点V0UT)。开关1410使在电感器中存储的能量改变线路以对输出节点充电。根据本文所公开的实施例，开关1404和1406的闭合/断开是由PWM控制器1408来控制的，PWM控制器1408又由DMD 1403来控制。数字处理器1416和感测电路1414可以基于在节点LX处的采样电压。该采样电压可其指示开关1406的断开是太晚还是太早(与某阈值相比，例如，当电感器电流基本上为零的时间)，来控制DMD 1403的操作。在一些实施例中，感测电路1414被配置成将在节点LX处的电压与GND电位进行比较以检测开关1406的早断开或晚断开。在一些实施例中，电路1400包括跨接电感器1402的开关1410以减轻振荡。
[0066]此处所描述的实施例还可以被应用至如图15所图示的降压类型架构。图15图示了电路1500，电路150