多模式开关电容电路的制作方法
【专利摘要】公开了一种多模式开关电容电路，包括一个飞电容、两个输出电容、七个晶体管和三个衬底选择电路。通过控制七个晶体管的导通和关断，该开关电容电路可以工作于正负1倍模式或正负0.5倍模式，在两个输出电容上提供正负1倍电源电压或正负0.5倍电源电压。
【专利说明】
多模式开关电容电路
技术领域
[0001]本发明涉及电子电路装置，更具体但是并非排它地涉及多模式开关电容电路。
【背景技术】
[0002]图2示出一款现有的(参考ZL200910308523.1号专利说明书的附图7)多模式电荷栗电路202，包括开关SI?S7和电容Cl?C3。通过控制开关SI?S7的导通关断，该多模式电荷栗可以工作于IX模式或0.5X模式，在输出电容C2和C3上提供正负I倍电源电压(VDD)或正负0.5倍电源电压。该专利虽然给出了多模式电荷栗的原理图，但并未给出具体电路图。
[0003]在集成电路领域，通常使用MOS器件实现开关SI?S7。由于MOS器件/晶体管以分为P沟道MOS器件(简称PMOS)和N沟道MOS器件(简称NMOS)。不同器件类型对应不同驱动方式和不同电阻率(相同版图面积)，选择合适的MOS类型实现开关SI?S7是本领域技术人员面临问题之一。其次，由于MOS是四端器件，包括栅极(又称控制端)、漏极(第一端或者第二端)、源极(第二端或者第一端)和衬底端，如何优化地控制栅极实现最小导通电阻，如何控制优化地控制衬底端，防止寄生二极管非正常导通，是本领域普通技术人员面临的又一难题。
【发明内容】
[0004]考虑到现有技术中的一个或多个问题，提供了一种一种多模式开关电容电路，包括，第一电源端，用以接收第一电源;接地端，用以耦接至地电势;第一电容，具有第一端和第二端;第二电容，具有第一端和第二端，其第二端耦接至所述接地端;第三电容，具有第一端和第二端，其第二端耦接至所述接地端;第一晶体管，为PMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电源端，其第二端耦接至所述第一电容第一端，其衬底端耦接至所述第一电源端;第二晶体管，为匪OS晶体管，具有具有控制端、第一端、第二端和衬底端，其第一端耦接至所述接地端，其第二端耦接至所述第一电容第一端，其衬底端耦接至所述接地端;第三晶体管，为PMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电源端，其第二端耦接至所述第二电容第一端，其衬底端耦接至所述第一电源端;第四晶体管，为匪OS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第一端，其第二端耦接至所述第三电容第一端;第一衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至所述第四晶体管衬底端，其第一端耦接至所述第四晶体管第二端，其第二端耦接至所述接地端;第五晶体管，为NMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第二端，其第二端耦接至所述第三电容第一端;第二衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至所述第五晶体管衬底端，其第一端耦接至所述第五晶体管第二端，其第二端耦接至所述第二电容第一端;第六晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第二端，其第二端耦接至所述接地端;第三衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至所述第六晶体管衬底端，其第一端耦接至所述第六晶体管第二端，其第二端耦接至所述第二电容第一端；以及第七晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第二端，其第二端耦接至所述第二电容第一端，其衬底耦接至所述第二电容第一端。
[0005]本发明提供的开关电容电路，通过控制七个晶体管的导通和关断，该开关电容电路可以工作于正负I倍模式或正负0.5倍模式，在两个输出电容上提供正负I倍电源电压或正负0.5倍电源电压。
【附图说明】
[0006]下面将参考附图详细说明本发明的【具体实施方式】，其中相同的附图标记表示相同的部件或特征。
[0007]图1示出根据本发明一个实施例的开关电容电路100的电路示意图；
[0008]图2示出现有的多模式电荷栗电路202的电路示意图；
[0009]图3示出根据本发明一个实施例的衬底选择器300的电路示意图；
[0010]图4示出根据本发明一个实施例的电平转换电路400的电路示意图；
[0011 ]图5不出根据本发明一个实施例的开关电容电路500的电路不意图。
【具体实施方式】
[0012]在下文的特定实施例代表本发明的示例性实施例，并且本质上仅为示例说明而非限制。在以下描述中，为了提供对本发明的透彻理解，阐述了大量特定细节。然而，对于本领域普通技术人员显而易见的是:这些特定细节对于本发明而言不是必需的。在其他实例中，为了避免混淆本发明，未具体描述公知的电路、材料或方法。
[0013]在说明书中，提及“一个实施例”或者“实施例”意味着结合该实施例所描述的特定特征、结构或者特性包括在本发明的至少一个实施例中。术语“在一个实施例中”在说明书中各个位置出现并不全部涉及相同的实施例，也不是相互排除其他实施例或者可变实施例。本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。此外，本领域普通技术人员应当理解，在此提供的示图都是为了说明的目的，并且示图不一定是按比例绘制的。应当理解，当称“元件” “连接至IJ”或“耦接”到另一元件时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。相同的附图标记指示相同的元件。当称“元件” “接收”某一信号时，可以使直接接收，也可以通过开关、电阻、电平位移器、信号处理单元等接收。这里使用的术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
[0014]图1示出根据本发明一个实施例的开关电容电路100的电路示意图。开关电容电路100包括:第一电源端TI，用以接收第一电源VDD;接地端TG，用以耦接至地电势GND;第一电容Cl，又称飞电容Cl，具有第一端和第二端;第二电容C2，具有第一端和第二端，其第一端提供负电源VNN，其第二端耦接至接地端TG;第三电容C3，具有第一端和第二端，其第一端提供正电源VPP，其第二端耦接至接地端TG。开关电容电路100还包括第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管、第六晶体管M6、第七晶体管M7、第一衬底选择电路SS1、第二衬底选择电路SS2和第三衬底选择电路SS3。开关电容电路100还可以进一步包括晶体管Ml?M7的驱动电路DI?D7，驱动电路DI?D7各自的输入端分别接收一个逻辑信号，输出端各自提供一个控制信号以控制晶体管Ml?M7导通或关断。在一个实施例中，第一电源的电压为1.8V，正电源VPP的电压为1.8V(1X模式)或者0.9V(0.5X模式)，负电源VNN的电压为_1.8V(1X模式)或者-0.9V(0.5X模式)。在另外一个实施例中第一电源的电压为
1.2V甚至更低，正电源VPP的电压为1.0V(IX模式)或者0.5V(0.5X模式)，负电源VNN的电压为-1.(^(1乂模式)或者-0.5￥(0.5乂模式)。
[0015]第一晶体管Ml，为PMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电源端Tl以接收第一电源VDD，其第二端耦接至第一电容Cl第一端，其衬底端耦接至第一电源端Tl。采用PMOS晶体管实现第一晶体管M1，可以简化其驱动电路的设计。第一驱动电路D1，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端VTl以接收第一电源VDD，其低电源端耦接至第二电容C2第一端(以下简称负电源端)以接收负电源VNN。相比于耦接至接地端TG，将第一驱动电路Dl的低电源端耦接至第二电容C2第一端，可以使得第一晶体管Ml获得更大的栅极源级电压差，进而减小第一晶体管Ml的导通电阻。
[0016]第二晶体管M2，为匪OS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电容Cl第一端，其第二端耦接至接地端TG，其衬底端耦接至接地端TG。采用NMOS晶体管实现第二晶体管M2，可以简化其驱动电路的设计的同时(在相同版图面积下)获得更小的导通电阻。第二驱动电路D2，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端Tl以接收第一电源VDD或者第二电源端T2以接收第二电源VCC，其低电源端耦接至接地端TG。第二电源VCC的电压大于第一电源VDD的电压。在一个实施例中，第二电源VCC的电压为2.5V或者3.3V。由于第二电源VCC的电压高于第一电源VDD的电压，相比于耦接至第一电源端Tl，将第二驱动电路D2的高电源端耦接至第二电源端T2，可以使得第二 NMOS晶体管M2获得更大的栅极源级电压差，进而减小第二晶体管M2的导通电阻。
[0017]第三晶体管M3，为PMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电源端Tl以接收第一电源VDD，其第二端耦接至第三电容C3第一端(以下简称正电源端)，其衬底耦接至第一电源端Tl。第三驱动电路D3，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端Tl以接收第一电源VDD，其低电源端耦接至接地端TG，其输出端耦接至第三晶体管M3的控制端。由于第三晶体管仅用于对第三电容C3充电，而不会用于Cl?C3间的电荷转移，通过增加栅极源极电压差减小第三晶体管M3的导通电阻并不能明显提高效率。因此，将第三驱动电路D3的低电源端连接至低于GND的电势(例如负电源VNN)并不能增加效率。相反，由于开关电容电路100将第一电源VDD转换为负电源VNN会消耗能量，将第三驱动电路D3的低电源端连接至负电源VNN，反而会增加开关电容电路100的功耗，即降低电路整体的效率。
[0018]第四晶体管M4，为匪OS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电容Cl第一端，其第二端耦接至第三电容C3第一端。第四驱动电路D4，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端Tl以接收第一电源VDD或者第二电源端T2以接收第二电源VCC，其低电源端耦接至接地端TG，其输出端耦接至第四晶体管M4的控制端。由于第二电源VCC的电压高于第一电源VDD的电压，相比于耦接至第一电源端Tl，将第四驱动电路D4的高电源端耦接至第二电源端T2，可以使得第四晶体管M4获得更大的栅极源级电压差，进而减小第四晶体管M4的导通电阻。
[0019]第一衬底选择电路SSl，具有第一端、第二端和选择端，其选择端耦接至第四晶体管M4的衬底端，其第一端耦接至第四晶体管M4第二端，其第二端耦接至接地端TG。为防止第四晶体管M4衬底寄生二极管的导通，在正负I倍模式下，需要将第四晶体管M4衬底端耦接至接地端TG或者第四晶体管M4的第一端，以防止衬底寄生的二极管导通产生漏电。在正负0.5倍模式下:当第四晶体管M4关断时候，需要将第四晶体管M4衬底端耦接至接地端或者第四晶体管M4的第一端以防止衬底寄生二极管导通产生漏电；当第四晶体管M4导通时，将第四晶体管M4衬底端耦接至第四晶体管M4的第二端以减小阈值电压进而减小导通电阻。考虑到第四晶体管M4第一端电压不停切换，对衬底电容充电会产生功耗和噪声，在一个实施例中，为取得最优效果的同时简化控制，第一衬底选择电路SSl配置为:当第四晶体管M4导通时，将第四晶体管M4衬底端耦接至第四晶体管M4的第二端；当第四晶体管M4关断时候，将第四晶体管M4衬底端耦接至接地端。
[0020]图3示出根据本发明一个实施例的衬底选择器300的电路示意图。衬底选择器300具有控制端SCT、第一端STl、第二端ST2、选择端SST以及电源端SP。衬底选择器300包括反相器 11、晶体管P1、PMOS管P2、NMOS管NI 和NMOS管N2。
[0021]反相器II，具有输入端、输出端、高电源端和低电源端，其输入端耦接至衬底选择器300的控制端SCT，其高电源端耦接至衬底选择器300的电源端SP，其低电源端耦接至衬底选择器300的第二端ST2。
[0022]PMOS管Pl，具有控制端、第一端、第二端和衬底端，其控制端耦接至反相器11的输出端，其第一端耦接至衬底选择器300的选择端SST，其第二端耦接至衬底选择器300的第二端ST2，其衬底端耦接至衬底选择器300的电源端SP。
[0023]匪OS管NI，具有控制端、第一端、第二端和衬底端，其控制端耦接至反相器11的输出端，其第一端耦接至衬底选择器300的选择端SST，其第二端耦接至衬底选择器300的第一端STl，其衬底端耦接至衬底选择器300的第二端ST2。
[0024]PMOS管P2，具有控制端、第一端、第二端和衬底端，其控制端耦接至反相器11的输入端，其第一端耦接至衬底选择器300的选择端SST，其第二端耦接至衬底选择器300的第一端STl，其衬底耦接至衬底选择器300的电源端SP。
[0025]匪OS管N2，具有控制端、第一端、第二端和衬底端，其控制端耦接至反相器11的输入端，其第一端耦接至衬底选择器300的选择端SST，其第二端耦接至衬底选择器300的第二端ST2，其衬底耦接至衬底选择器300的第二端ST2。
[0026]在一个实施例中，衬底选择器300作为第一衬底选择电路SSl用于开关电容电路100，其中，衬底选择器300的选择端SST耦接至第四晶体管M4的衬底端，衬底选择器300的第一端STl耦接至第四晶体管M4的第二端，衬底选择器300的第二端ST2耦接至接地端，衬底选择器300的电源端SP耦接至第一电源端Tl以接收第一电源VDD。
[0027]当第四晶体管M4关断时，控制信号SCT为逻辑高电平，PMOS管Pl和匪OS管N2导通，PMOS管P2和匪OS管NI关断，第四晶体管M4的衬底端将被耦接至地电势，即第四晶体管M4寄生二极管的阳极(P型衬底)被耦接至地电势，避免了第四晶体管M4寄生二极管导通。当第四晶体管M4导通时，控制信号SCT为逻辑低电平，PMOS管Pl和NMOS管N2关断，PMOS管P2和NMOS管NI导通，第四晶体管M4的衬底端将被耦接至第四晶体管M4的第二端，相比于将第四晶体管M4的衬底端耦接至接地端TG，第四晶体管M4的阈值电压降低，减小了第四晶体管M4的导通阻抗。衬底选择器300还可以作为第二衬底选择电路SS2和第三衬底选择电路SS3用于开关电容电路100。
[0028]继续如图1所示，第五晶体管M5，为匪OS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电容Cl第二端，其第二端耦接至第三电容C3第一端。第五驱动电路D5，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端VTl以接收第一电源VDD或者第二电源端T2以接收第二电源VCC，其低电源端耦接至第二电容C2第一端以接收负电源VNN，其输出端耦接至第五晶体管M5的控制端。由于第五晶体管M5第一端的电压可能低于零，因此第五驱动电路D5的低电源端耦接至第二电容C2第一端，而非接地端，否则可能导致第五晶体管M5不能关断。为防止第五晶体管M5衬底寄生二极管的导通，在正负I倍模式下，需要将第五晶体管M5衬底端耦接至负电源VNN或者第五晶体管M5的第一端，以防止衬底寄生的二极管导通产生漏电。在正负0.5倍模式下:当第五晶体管M5导通时，需要将第五晶体管M5衬底端耦接至第五晶体管M5的第二端以减小阈值电压进而减小导通电阻；当第二、七晶体管导通时候，需要将第五晶体管衬底端耦接至第五晶体管M5的第一端或者负电源VNN以防止衬底寄生的二极管导通产生漏电；当第四、六晶体管导通时候，需要将第五晶体管M5衬底端耦接至第五晶体管M5的第一端或者接地端或更低电压(例如负电源端)以防止衬底寄生的二极管导通产生漏电。为此，还包括第二衬底选择电路SS2，具有控制端、第一端、第二端和衬底端，其衬底端耦接至第五晶体管M5衬底端，其第一端耦接至第五晶体管M5第二端，其第二端耦接至第二电容C2第一端。考虑到第五晶体管M5第一端电压在不停的变化，对衬底寄生电容充放电会影响功耗并带来诸多噪声，在一个实施例中，为取得最优效果的同时简化控制，第二衬底选择电路SS2配置为:当第五晶体管M5导通时，将第五晶体管M5衬底端耦接至第五晶体管M5的第二端；当第五晶体管M5关断时候，将第五晶体管M5衬底端耦接至第二电容C2第一端。在此耦接方式下，启动过程中，由于第二电容C2第一端电压还没有降到足够低，当第五晶体管M5关断时，第五晶体管M5的衬底寄生二极管可能会导通(SP第二电容C2第一端和第五晶体管M5第一端之间通过衬底寄生二极管形成通路)，这会使得第二电容电压更快速下降，即加速启动过程，因而可以认为是有利的。
[0029]第六晶体管M6，为匪OS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电容Cl第二端，其第二端耦接至接地端TG。第六驱动电路D6，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端VTl以接收第一电源VDD或者第二电源端T2以接收第二电源VCC，其低电源端耦接至第二电容C2第一端以接收负电源VNN，其输出端耦接至第六晶体管M6的控制端。由于第六晶体管M5第一端的电压可能低于零，因此第六驱动电路D6的低电源端耦接至第二电容C2第一端，而非接地端，否则可能导致第六晶体管M6不能关断。
[0030]为防止第六晶体管M6衬底寄生二极管的导通，在正负I倍模式下:当第六晶体管M6关断时，需要将第六晶体管M6衬底端耦接至负电源VNN或者第六晶体管M6的第一端，以防止衬底寄生的二极管导通产生漏电；当第六晶体管M6导通时，需要将第六晶体管M6衬底端耦接至第六晶体管M6的第二端以减小阈值电压进而减小导通电阻。在正负0.5倍模式下:当第一晶体管Ml和第五晶体管M5导通时，需要将第六晶体管M6衬底端耦接至第六晶体管M6的第二端或者更低电位防止衬底寄生的二极管导通产生漏电；当第二晶体管M2和第七晶体管M7导通时候，需要将第六晶体管衬底端耦接至第六晶体管M6的第一端或者负电源VNN以防止衬底寄生的二极管导通产生漏电；当第四晶体管M4和第六晶体管M6导通时候，需要将第六晶体管衬底端耦接至接地端以减小阈值电压进而减小导通电阻。为此，第三衬底选择电路SS3，具有控制端、第一端、第二端和衬底端，其衬底端耦接至第六晶体管M6衬底端，其第一端耦接至第六晶体管M6的第二端，其第二端耦接至第二电容C2第一端。在一个实施例中，为取得最优效果的同时简化控制，第三衬底选择电路SL3配置为:当第六晶体管M6导通时，将第六晶体管M6衬底端耦接至接地端；当第六晶体管M6关断时候，将第六晶体管M6衬底端耦接至第二电容C2第一端。同第二衬底选择电路SS2，上述藕节方式可以加快启动过程。
[0031 ]第七晶体管M7，为匪OS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电容Cl第二端，其第二端耦接至第二电容C2第一端，其衬底耦接至第二电容C2第一端。第七驱动电路D7，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端Tl以接收第一电源VDD或者第二电源端T2以接收第二电源VCC，其低电源端耦接至第二电容C2第一端以接收负电源VNN，其输出端耦接至第六晶体管M6的控制端。
[0032]而第一至第七驱动电路的高电源端有时是耦接至第一电源端Tl(例如接收1.8V电源)，有时耦接至第二电源端T2(例如用以接收3.3V电源)；低电源端有些耦接至接地端，有些耦接至第二电容C2第一端以接收负电源(例如-0.9V或-1.8V电压)。通常外部逻辑电路提供的驱动信号是低电平为OV高电平为1.8V的逻辑信号。因而需要一个电平转换器将0-1.8V的逻辑信号切换为0-3.3V或-1.8V至1.8V的逻辑信号。
[0033]根据本发明一个实施例，开关电容电路100还包括电平转换电路LS。电平转换电路LS具有输入端、输出端、第一高电源端、第一低电源端、第二高电源端和第二低电源端。电平转换电路LS的输出端、第一高电源端、第一低电源端、第二高电源端和第二低电源端分别耦接至第六驱动电路D6的输入端、第二电源端T2以接收第二电源VCC、接地端TG以接收低电势GND、第一电源端Tl以接收第一电源VDD和第二电容C2第一端以接收负电源VNN。电平转换电路可以将高电平为VCC，低电平为GND的逻辑信号转化为高电平为VDD低电平为VNN的逻辑信号。
[0034]图4示出根据本发明一个实施例的电平转换电路400的电路示意图。电平转换电路400具有输入端LIN、输出端LOUT、第一高电源端HTl、第一低电源端LTl、第二高电源端HT2和第二低电源端LT2。电平转换电路400包括反相器I2、PM0S管P3?P6、NM0S管N3?N6。
[0035]反相器12，具有输入端、输出端、高电源端和低电源端，其输入端耦接至电平转换电路400的输入端LIN，其高电源端耦接至电平转换电路400的第一电源端HTl，其低电源端耦接至电平转换电路400的第一低电源端LTl。
[0036]匪OS管N3，具有控制端、第一端、第二端和衬底端，其控制端耦接至反相器12的输出端，其第二端耦接至电平转换电路400的第一低电源端LTl，其衬底端耦接至电平转换电路400的第一低电源端LTl。
[0037]匪OS管N4，具有控制端、第一端、第二端和衬底端，其控制端耦接至反相器12的输入端，其第二端耦接至电平转换电路400的第一低电源端LTl，其衬底耦接至电平转换电路400的第一低电源端LTl。
[0038]PMOS管P3，具有控制端、第一端、第二端和衬底端，其控制端耦接至匪OS晶体管N4的第一端，其第一端耦接至NMOS晶体管N3的第一端，其第二端耦接至电平转换电路400的第二高电源端HT2，其衬底耦接至电平转换电路400的第二高电源端HT2。
[0039]PMOS管P4，具有控制端、第一端、第二端和衬底端，其控制端耦接至匪OS晶体管N3的第一端，其第一端耦接至NMOS晶体管N4的第一端，其第二端耦接至电平转换电路400的第二高电源端HT2，其衬底耦接至电平转换电路400的第二高电源端HT2。
[0040]PMOS管P5，具有控制端、第一端、第二端和衬底端，其控制端耦接至匪OS晶体管N4的第一端，其第二端耦接至电平转换电路400的第二高电源端HT2，其衬底耦接至电平转换电路400的第二高电源端HT2。
[0041 ] PMOS管P6，具有控制端、第一端、第二端和衬底端，其控制端耦接至匪OS晶体管N3的第一端，其第二端耦接至电平转换电路400的第二高电源端HT2，其衬底耦接至电平转换电路400的第二高电源端HT2。
[0042]匪OS管N5，具有控制端、第一端、第二端和衬底端，其控制端耦接至PMOS晶体管P6的第一端，其第一端耦接至PMOS晶体管P5的第一端，其第二端耦接至电平转换电路400的第二低电源端LT2，其衬底耦接至电平转换电路400的的第二低电源端LT2。
[0043]匪OS管N6，具有控制端、第一端、第二端和衬底端，其控制端耦接至PMOS晶体管P5的第一端，其第一端耦接至PMOS晶体管P6的第一端，其第二端耦接至电平转换电路400的第二低电源端LT2，其衬底耦接至电平转换电路400的的第二低电源端LT2。
[0044]电平转换电路400的优势在于即可单独转换高电源(例如将第一低电源端LTl和第二低电源端LT2电连接)，单独转换低电源(例如将第一高电源端HTl和第二高电源端HT2电连接)，也可同时转换高电源和低电源(四个电源端分别连接，如图100中LS连接方式)。
[0045]图5示出根据本发明一个实施例的开关电容电路500的电路示意图。与图1所示的开关电容电路100相比，区别主要在于，开关电容电路500采用PMOS晶体管MP4和MP5取代了第四晶体管M4和第五晶体管M5，采用第四选择电路SS4和第五选择电路SS5取代了第一选择电路SSl和第五选择电路SS2，采用第八驱动电路和第九驱动电路取代了第四驱动电路和第五驱动电路。
[0046]PMOS晶体管MP4，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电容Cl第一端，其第二端耦接至第三电容C3第一端。
[0047]第八驱动电路D8，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端STl以接收第一电源VDD，其低电源端耦接至接地端或者第二电容C2第一端，其输出端耦接至晶体管MP4的控制端。
[0048]第四衬底选择电路SS4，具有第一端、第二端和选择端，其选择端耦接至晶体管MP4的衬底端，其第一端耦接至晶体管MP4第一端，其第二端耦接至第一电源端ST1。若晶体管MP4导通，晶体管MP4衬底端耦接至晶体管MP4第一端;若晶体管MP4关断，晶体管MP4衬底端耦接至第一电源端STl。
[0049]PMOS晶体管MP5，具有控制端、第一端、第二端和衬底端，其第一端耦接至第一电容Cl第二端，其第二端耦接至第三电容C3第一端。
[0050]第九驱动电路D9，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至第一电源端STl以接收第一电源VDD，其低电源端耦接至第二电容C2第一端以接收负电源VNN，其输出端耦接至晶体管MP5的控制端。
[0051]第五衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至晶体管MP5的衬底端，其第一端耦接至晶体管MP5第一端，其第二端耦接至第一电源端STl。若晶体管MP5导通，晶体管MP5衬底端耦接至晶体管MP5第一端;若晶体管MP5关断，晶体管MP5衬底端耦接至第一电源端STl。
[0052]在本公开内容中所使用的量词“一个”、“一种”等不排除复数。文中的“第一”、“第二”等仅表示在实施例的描述中出现的先后顺序，以便于区分类似部件。“第一”、“第二”在权利要求书中的出现仅为了便于对权利要求的快速理解而不是为了对其进行限制。权利要求书中的任何附图标记都不应解释为对范围的限制。
【主权项】
1.一种多模式开关电容电路，包括， 第一电源端，用以接收第一电源； 接地端，用以耦接至地电势； 第一电容，具有第一端和第二端； 第二电容，具有第一端和第二端，其第二端耦接至所述接地端； 第三电容，具有第一端和第二端，其第二端耦接至所述接地端； 第一晶体管，为PMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电源端，其第二端耦接至所述第一电容第一端，其衬底端耦接至所述第一电源端；第二晶体管，为NMOS晶体管，具有具有控制端、第一端、第二端和衬底端，其第一端耦接至所述接地端，其第二端耦接至所述第一电容第一端，其衬底端耦接至所述接地端； 第三晶体管，为PMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电源端，其第二端耦接至所述第二电容第一端，其衬底端耦接至所述第一电源端；第四晶体管，为NMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第一端，其第二端耦接至所述第三电容第一端； 第一衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至所述第四晶体管衬底端，其第一端耦接至所述第四晶体管第二端，其第二端耦接至所述接地端； 第五晶体管，为NMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第二端，其第二端耦接至所述第三电容第一端； 第二衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至所述第五晶体管衬底端，其第一端耦接至所述第五晶体管第二端，其第二端耦接至所述第二电容第一端； 第六晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第二端，其第二端耦接至所述接地端； 第三衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至所述第六晶体管衬底端，其第一端耦接至所述第六晶体管第二端，其第二端耦接至所述第二电容第一端；以及第七晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第二端，其第二端耦接至所述第二电容第一端，其衬底耦接至所述第二电容第一端。2.根据权利要求1所述的开关电容电路，其中，若所述第四晶体管导通，所述第四晶体管衬底端通过所述第一衬底选择电路耦接至所述第四晶体管第二端;若所述第四晶体管关断，所述第四晶体管衬底端通过所述第一衬底选择电路耦接至所述接地端。3.根据权利要求1所述的开关电容电路，其中，若所述第五晶体管导通，所述第五晶体管衬底端通过所述第二衬底选择电路耦接至所述第五晶体管第二端;若所述第五晶体管M5关断，所述第五晶体管衬底端通过所述第二衬底选择电路耦接至所述第二电容第一端。4.根据权利要求1所述的开关电容电路，其中，若所述第六晶体管导通，所述第六晶体管衬底端通过所述第三衬底选择电路耦接至所述接地端;若所述第六晶体管关断，所述第六晶体管衬底端通过所述第三衬底选择电路耦接至所述第二电容第一端。5.根据权利要求1至4任一所述的放大器，其中，所述第一衬底选择电路或第二衬底选择电路或第三衬底选择电路包含一个衬底选择器，所述衬底选择器具有第一端配置为所述第一、第二或第三衬底选择电路的第一端，第二端配置为所述第一、第二或第三衬底选择电路的第二端，选择端配置为所述第一、第二或第三衬底选择电路的选择端，电源端和控制端，所述衬底选择器包括: 反相器II，具有输入端、输出端、高电源端和低电源端，其输入端耦接至所述衬底选择器的控制端，其高电源端耦接至所述衬底选择器的电源端，其低电源端耦接至所述第一衬底选择电路的第二端； P型晶体管P1，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述反相器II的输出端，其第一端耦接至所述所述衬底选择器的选择端，其第二端耦接至所述衬底选择器的第二端，其衬底端耦接至所述衬底选择器的电源端； N型晶体管NI，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述反相器Il的输出端，其第一端耦接至所述衬底选择器的选择端，其第二端耦接至所述衬底选择器的第一端，其衬底耦接至所述衬底选择器的第二端； P型晶体管P2，具有控制端、第一端、第二端和衬底端，其控制端耦接至反相器Il的输入端，其第一端耦接至所述衬底选择器的选择端，其第二端耦接至所述衬底选择器的第一端，其衬底耦接至所述衬底选择器的电源端；以及 N型晶体管N2，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述反相器Il的输入端，其第一端耦接至所述衬底选择器的选择端，其第二端耦接至所述衬底选择器的第二端，其衬底耦接至所述衬底选择器的第二端。6.根据权利要求1所述的开关电容电路还包括: 第一驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端以接收所述第一电源，其低电源端耦接至所述第二电容第一端；以及 第三驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端以接收所述第一电源，其低电源端耦接至所述接地端，其输出端耦接至所述第三晶体管控制端。7.根据权利要求1所述的开关电容电路还包括还包括: 第二驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端或者第二电源端，其低电源端耦接至所述接地端，其输出端耦接至所述第二晶体管的控制端； 第四驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端或者所述第二电源端，其低电源端耦接至所述接地端，其输出端耦接至所述第四晶体管控制端； 第五驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端或者所述第二电源端，其低电源端耦接至所述第二电容第一端，其输出端耦接至所述第五晶体管控制端； 第六驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端或者所述第二电源端，其低电源端耦接至所述第二电容第一端，其输出端耦接至所述第六晶体管控制端；以及 第七驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端或者所述第二电源端，其低电源端耦接至所述第二电容第一端，其输出端耦接至所述第七晶体管控制端。8.根据权利要求1所述的开关电容电路，其中， 所述第四晶体管为PMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第一端，其第二端耦接至所述第三电容第一端； 所述第一衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至所述第四晶体管的衬底端，其第一端耦接至所述第四晶体管第一端，其第二端耦接至所述第一电源端;若所述第四晶体管导通，所述第四晶体管衬底端通过所述第一衬底选择电路耦接至所述第四晶体管第一端;若所述第四晶体管关断，所述第四晶体管衬底端通过所述第一衬底选择电路耦接至所述第一电源端； 所述开关电容电路还包括第八驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端以接收第一电源，其低电源端耦接至所述接地端或者所述第二电容第一端，其输出端耦接至所述第四晶体管的控制端。9.根据权利要求1所述的开关电容电路，其中， 所述第五晶体管为PMOS晶体管，具有控制端、第一端、第二端和衬底端，其第一端耦接至所述第一电容第二端，其第二端耦接至所述第三电容第一端； 所述第二衬底选择电路，具有第一端、第二端和选择端，其选择端耦接至所述第五晶体管的衬底端，其第一端耦接至所述第五晶体管第一端，其第二端耦接至所述第一电源端;若所述第五晶体管导通，所述第五晶体管衬底端通过所述第二衬底选择电路耦接至所述第五晶体管第一端;若所述第五晶体管关断，所述第五晶体管衬底端通过所述第二衬底选择电路耦接至所述第一电源端； 所述开关电容电路还包括第九驱动电路，具有输入端、输出端、高电源端和低电源端，其高电源端耦接至所述第一电源端以接收第一电源，其低电源端耦接至所述第二电容第一端，其输出端耦接至所述第五晶体管的控制端。10.根据权利要求1所述的开关电容电路还包括电平转换电路，所述电平转换电路具有输入端、输出端、第一高电源端、第一低电源端、第二高电源端和第二低电源端，所述输入端接收用于控制所述第六晶体管导通和关断的逻辑信号，所述输出端耦接至用于驱动第六晶体管的驱动电路的输入端，所述电平转换电路包括: 反相器12，具有输入端、输出端、高电源端和低电源端，其输入端耦接至所述电平转换电路的输入端，其高电源端耦接至所述电平转换电路的第一高电源端，其低电源端耦接至所述电平转换电路的第一低电源端； 晶体管N3，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述反相器12的输出端，其第二端耦接至所述电平转换电路的第一低电源端，其衬底耦接至所述电平转换电路的第一低电源端； 晶体管N4，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述反相器12的输入端，其第二端耦接至所述电平转换电路的第一低电源端，其衬底耦接至所述电平转换电路的第一低电源端； 晶体管P3，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述晶体管N4的第一端，其第一端耦接至所述晶体管N3的第一端，其第二端耦接至所述电平转换电路的第二高电源端，其衬底耦接至所述电平转换电路的第二高电源端； 晶体管P4，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述晶体管N3的第一端，其第一端耦接至所述晶体管N4的第一端，其第二端耦接至所述电平转换电路的第二高电源端，其衬底耦接至所述电平转换电路的第二高电源端； 晶体管P5，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述晶体管N4的第一端，其第二端耦接至所述电平转换电路的第二高电源端，其衬底耦接至所述电平转换电路的第二高电源端； 晶体管P6，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述晶体管N3的第一端，其第二端耦接至所述电平转换电路的第二高电源端，其衬底耦接至所述电平转换电路的第二高电源端； 晶体管N5，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述晶体管P6的第一端，其第一端耦接至所述晶体管P5的第一端，其第二端耦接至所述电平转换电路的第二低电源端，其衬底耦接至所述电平转换电路的的第二低电源端；以及 晶体管N6，具有控制端、第一端、第二端和衬底端，其控制端耦接至所述晶体管P5的第一端，其第一端耦接至所述晶体管P6的第一端，其第二端耦接至所述电平转换电路的第二低电源端，其衬底耦接至所述电平转换电路的的第二低电源端。
【文档编号】H02M3/07GK106026638SQ201610560581
【公开日】2016年10月12日
【申请日】2016年7月15日
【发明人】王海时, 王天宝, 彭映杰, 姚尧, 许文, 郑欣
【申请人】成都信息工程大学