专利名称：工作在多级电压上带有保护电路的i/o缓冲器的制作方法
技术领域：
本发明涉及一种集成电路中的I/O缓冲器，特别是一种能工作在多级电压上的I/O缓冲器。
(2)背景技术集成电路的发展趋势是降低成本、减少功耗和提高性能。成本降低主要方式是把产品移植到越来越小的体积之中，减小冲模尺寸和提高产量。器件几何尺寸的不断缩小要求工作电压也同样要降低。集成电路的工作电压已经从5伏特、3.3伏特、1.8伏特降到现在的1.3伏特。其结果是--系统要能在混合电压下工作。换句话说，一个集成电路必须能够和其它工作在不同电压的集成电路接口。然而，这就意味着其中接口电路，通常是I/O缓冲器，必须能工作在1.3伏特到5伏特的多级电压范围。
随着器件尺寸的缩小，晶体管长度和门电路的氧化物材料厚度现在已经是非常小了。这适合于低电压的应用环境。然而，当把这种器件用于高电压环境时，就会产生不期望的高压，造成晶体管的毁坏。
另外，现在许多集成电路的应用环境要考虑到功耗。所以，I/O电路不但要避免高压的损坏，其功耗还要尽量的低。
(3)发明内容本发明的目的是提供一种可避免高压损坏和降低功耗的适于工作在多级电压上的带有保护电路的输入输出(I/O)缓冲器。
为实现上述目的，本发明提供一种由输出使能信号控制和用于输出输入信号的输出缓冲器，其特点是，包括一个输出部分，含有一个P沟道金属氧化物半导体输出晶体管和两个N沟道金属氧化物半导体输出晶体管，相互串联在高压门限和低压门限之间，输出部分并有一个输出端在P沟道金属氧化物半导体输出晶体管和N沟道金属氧化物半导体输出晶体管之间，输出端输出一个PADI信号；一个保护电路，提供一个PGO信号给所述P沟道金属氧化物半导体输出晶体管的栅极，保护电路有一个输入PGI信号，当输出使能信号和缓存器的输入信号都为高时，PGI为低；保护电路还包括a)一个传输门，接收PGI信号和选择地输出PGO信号。
b)第一控制部分，激活所述的传输门，在输出使能为高时，使得PGI信号能通过传输门，到PGO信号上。
c)一个短路P沟道金属氧化物半导体晶体管，连接在输出端和P沟道金属氧化物半导体输出晶体管的栅极之间，如果输出端电压高于高压门限，此短路P沟道金属氧化物半导体晶体管导通。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。
(4)
图1是本发明的I/O缓冲器的原理图。
图2是一个详细原理图，为图1中电路的一部分。
(5)具体实施方式
下面具体说明本发明各个部分。下述文字为理解和描述本发明的实施提供了足够的细节，当然，一个熟练的同行不需要这些细节就可以明白本发明。在另外一些情况下，在描述本发明的各部分实施时，为避免不必要的喧宾夺主，我们使用了一些众所周知的结构和函数，而没有去详细地展示和描述它们。为了理解和方便，在描述任一处实施方式中，相同的引用序号和缩略词指定了同一的元件或行为。
在这里描述的电路提供的I/O缓冲器能够使用不同的供电电压，特别是I/O缓冲器必须能达到与一个薄氧化物制造的晶体管门接口时，在5、3.3、1.8和1.3伏特工作电压的限制下所需的可靠性。
图1所示一个I/O缓冲器电路101，其主要用于输出信号并包含一个输出部分103。输出部分103有一个P沟道金属氧化物半导体(PMOS)晶体管113串接在供电电压Vddx上，两个N沟道金属氧化物半导体(NMOS)晶体管115a和115b将PMOS晶体管113和地电压Vssx串接起来。PMOS晶体管113和NMOS晶体管115a之间的节点为输出端，注意NMOS晶体管115a是输出端在高电压情形下为提供电压保护而设的。
标志为Vssx和Vddx是所谓输出端需要的″外部″电压。例如，缓冲器电路101的输入部分是工作在1.5或1.8伏特作为″Vdd″或高的；而缓冲器电路101要求去驱动一个3.3或5.0伏特输出端信号，也就是Vddx，各种电平的″外部″高电压信号都可以放在输出端上。
I/O输出电路101还包含一个保护电路105、一个与非门107、一个或非门109、一个反相器111和两个电平转换器117和119。两个输入信号提供给缓冲器电路101输入信号(标记为A)和一个输出使能信号(标记为OE)。信号A是缓冲器电路101要输出的信号。在一实施例中，信号A为高时电压可以取1.5或1.8伏特。OE信号指示缓冲器电路101必须作出响应去处理信号A。第三个信号OEN是从OE信号得到的，即简单的取反。
信号A和OE的反相信号(通过反相器111)作为或非门109的输入。或非门109仅当信号A为低且OE为高(OEN为低)时，输出一个″高″或″1 ″。其他情况下或非门109总是输出″低″或″0″。其他等价的、有相同逻辑功能的电路也可以在此处使用。
或非门109的输出送到电平转换器119，电平转换器能够把一个高的信号A从标称的A点″高″电平上抬到标称的外部″高″电平。例如，如果一个A信号为″高″即1.5伏特，电平转换器将输出电压抬到到3.3或5.0伏特，取决于特定的应用环境。因为电平转换器119的输出为NMOS晶体管115栅极提供了栅极控制信号，从而当信号A为低且OE信号为高时，缓冲器电路101的输出为低。
与非门107的输入信号为信号A和OE，仅当信号A为高且OE信号也为高时其输出为低。其他情况下，与非门107的输出均为高。这个与非门的输出信号送到电平转换器117，同样的其电平也被上抬到″外部″高电压。其他的等价电路也可以在此处使用，只要能完成相同的逻辑功能。电平转换器117的输出作为保护电路115的输入(命名为PGI)。
保护电路105还用到了输入信号OE和OEN。低压门限Vddx和高压门限Vssx也要输入给保护电路105。另外，输出部分103的输出端也作为保护电路105的输入PADI信号。
图2给出了保护电路105的详细说明，它实际上是由一些PMOS、NMOS晶体管按照一定的方式排列组合而成的。为描述的简化起见，我们把特定的单个或几个晶体管根据它们的功能划分成若干组。
例如，PMOS晶体管M28连接到M1和M29之间连接的节点X处，注意M28是作为一个电容器，起到滤波器的作用，对M1和M29之间的信号进行高频滤波，来消除短时脉冲信号的影响。对保护电路105来说，晶体管M28不是严格必需的，然而它提供了有利的滤波作用。
晶体管N0和P0组成一个传输门201，传输门201控制信号PGO是否等于信号PGI。注意传输门201中NMOS N0和PMOS P0是一个″面对面″的并行结构。这是在保护和调整从共源极到共漏极的电压时常用的技术。仅当晶体管P0被打开时，传输门201才容许PGO跟随PGI变化。假设PGI为高，如果P0关闭，即使晶体管N0为开，PGO也不会随PGI变化，因为通过N0上的电势差等于它的阈值电压。在一些实施例中，这个阈值电压为0.7或0.45伏特。如果晶体管P0导通，通过P0的电势差将消失，PGO电压就会充分接近于PGI。
如图2所示，门P0是受节点X的电压所控制的。节点X的电压的变化很大部分是由控制部分203所决定的，控制部分203由晶体管M29和M30组成。晶体管M29的栅极连接到Vddx，因此晶体管M29一直是导通的。而晶体管M30由OE信号控制，在缓冲器电路101工作时OE正常为高，从而节点X将保持在Vssx，即通常应用中的地电位。相应的晶体管P0(或传输门201)将被导通，允许PGI″导通到″PGO。注意控制部分203还有晶体管M29，它不是多余的。它的作用是保护控制部分203，避免在节点X和Vssx之间有一个大的电势差时击穿单个晶体管的氧化物门，特别是先进工艺制造的超薄氧化物门。
第二个控制部分205包含晶体管N1和N2。除了晶体管N1由OEN信号控制之外，它和前面的控制部分203是一样的。当OEN信号为高(即OE信号为低)时，节点X上的电压将会从Vssx变为PADI的电压值。
为进一步来解释缓冲器101，我们考察特定的信号组合情形。首先，假设信号A为低且OE为高。如前所述，这将引起输出部分103的NMOS晶体管115导通，输出端保持在Vssx。另外，从与非门107来的信号PGI为高，而且OE为高，控制部分203的两个晶体管全都被打开。结果会激活传输门201中的晶体管P0，允许信号PGO跟随PGI变化。换句话说，PGO也为高，又将输出部分103中的晶体管113关闭，确保输出端保持在Vssx。在上述情形下，一个低的信号A被缓冲器电路101缓冲到输出端，也输出一个低信号。
接下来，假设信号A和信号OE都为高。输出部分103中的NMOS晶体管115将被关闭。从与非门107过来的信号PGI为低。由于信号OE为高，控制部分203的晶体管全部导通，使得节点X电平为Vssx。结果会激活传输门201中的晶体管P0，允许信号PGO跟随PGI变化。换句话说，PGO为低，将输出部分103中的晶体管113打开，输出端保持在Vddx。在上述情形下，一个高的信号A被缓冲器电路101缓冲到输出端，也输出一个高信号。
再接着假设信号A和信号OE都为低，输出部分103中的NMOS晶体管115将被关闭。从与非门107过来的信号PGI为高。由于信号OE为低，控制部分205的晶体管全部导通，使得信号PADI控制了P0的栅极(低于一个阈值电压)。结果节点X电压会稍稍低于PGI，引起P0导通，PGO电压和PDI相同(高)。参见图1，这将关闭PMOS 113以防止泄漏电流。即使PADI比Vddx高出一个阈值电压，即P0不再导通，晶体管M2导通，允许PGO跟随PADI的电压。这仍将使得PMOS 113关闭。
最后，假设信号A为高而信号OE为低，输出部分103中的NMOS晶体管115将被关闭，从与非门107过来的信号PGI为高。因为信号OE为低，控制部分205中的晶体管全部导通，使得信号PADI控制了P0的栅极(低一个阈值电压)。结果节点X电压会稍稍低于PGI，引起P0导通，PGO电压和PDI相同(高)。参见图1，这将关闭PMOS 113以防止泄漏电流。即使PADI比Vddx高出一个阈值电压，即P0不再导通，晶体管M2导通，允许PGO跟随PADI的电压。这仍将使得PMOS 113关闭。
我们能观察到，控制部分203和205不仅确保信号A能被正确地缓冲到输出端，还提供了一个很好的电压电平保护作用。晶体管M29和N2为晶体管M30和N1提供了过压保护。晶体管115a也防止晶体管11b在过压情形下的毁坏。
不仅如此，晶体管M1和M2的工作方式使得信号在PADI上(即输出端)既不损坏电路，又不造成不必要的功率消耗。如果PADI上的电压高过Vddx，也就是PADI电压相对较高，这将引起晶体管M2的导通和PDO与PADI的电压足够接近。PGO为高，将关闭晶体管113来防止任何的电流流过，没有电流就没有功率消耗。
简而言之，PGO等于或高于PADI可以避免电流泄漏，这是个关健所在，可从图1看出。如果PGO低于PADI(输出端)，PMOS晶体管113导通，引起不期望的电流出现。
综上所述，我们给出了一个详细的关于本发明实施方法的描述。但是，在不违背从本发明的精神和在本发明的范围内，还可以有各种各样的变化形式。因此，本发明并不仅限于所述实施例，其保护范围是由所附权利要求所限定。
权利要求
1.一种由输出使能信号控制和用于输出输入信号的输出缓冲器，其特征在于，包括一个输出部分，含有一个P沟道金属氧化物半导体输出晶体管和两个N沟道金属氧化物半导体输出晶体管，相互串联在高压门限和低压门限之间，输出部分并有一个输出端在P沟道金属氧化物半导体输出晶体管和N沟道金属氧化物半导体输出晶体管之间，输出端输出一个PADI信号；一个保护电路，提供一个PGO信号给所述P沟道金属氧化物半导体输出晶体管的栅极，保护电路有一个输入PGI信号，当输出使能信号和缓存器的输入信号都为高时，PGI为低；保护电路还包括a)一个传输门，接收PGI信号和选择地输出PGO信号。b)第一控制部分，激活所述的传输门，在输出使能为高时，使得PGI信号能通过传输门，到PGO信号上。c)一个短路P沟道金属氧化物半导体晶体管，连接在输出端和P沟道金属氧化物半导体输出晶体管的栅极之间，如果输出端电压高于高压门限，此短路P沟道金属氧化物半导体晶体管导通。
2.如权利要求1所述的输出缓存器，其特征在于，输出部分还包括一个保护N沟道金属氧化物半导体晶体管，处在P沟道金属氧化物半导体输出晶体管和N沟道金属氧化物半导体输出晶体管之间。
3.如权利要求1所述的输出缓冲器，其特征在于，还包含一个与非门和一个或非门，与非门的输出为PGI信号，输入是输出使能信号和输入信号，或非门的输出去控制N沟道金属氧化物半导体输出晶体管，其输入为输出使能信号的反相和输入信号。
4.如权利要求3所述的输出缓存器，其特征在于，还有两个电平搬移器；第一个把与非门的信号输出电压上抬，第二个则把或非门的信号输出电压上抬。
5.如权利要求1所述的输出缓存器，其特征在于，所述的传输门包含一个P沟道金属氧化物半导体传输门和一个N沟道金属氧化物半导体传输门，两者为并列组合。
6.如权利要求1所述的输出缓冲器，其特征在于，还包含一个第二控制部分，当输出使能信号为低时，将使传输门不动作。
7.如权利要求1所述的输出缓冲器，其特征在于，还包含一个滤波晶体管，连接在第一控制部分的输出上。
8.一种通过一个输出缓冲器将输入信号输出的方法是提供一个输出使能信号给输出缓冲器，所述输出缓冲器包含a)一个输出部分，包括一个P沟道金属氧化物半导体输出晶体管和两个N沟道金属氧化物半导体输出晶体管，两者串联在高压门限和低压门限之间，输出部分还有一个处于P沟道金属氧化物半导体输出晶体管和N沟道金属氧化物半导体输出晶体管之间的输出端，传送PAIDI信号；b)一个保护电路，其输出一个PGO信号给P沟道金属氧化物半导体输出晶体管的栅极，其输入信号为PGI；当输入信号和输出使能信号都为高时，产生一个低的PGI信号；而输入和使能信号中任一个为低时，产生的PGI信号都为高；当输出使能为高时，保护电路把PGI信号传输到PGO，去控制P沟道金属氧化物半导体输出晶体管的栅极；如果输出端的电压高于高压门限，保护电路则把PADI信号传输到P沟道金属氧化物半导体输出晶体管的栅极；仅当输出使能为高且输入信号为低时，N沟道金属氧化物半导体输出晶体管才导通。
全文摘要
本发明是一个带有保护电路的输入输出(I/O)缓冲器，它能够承受多级的工作电压，并且泄漏电流很小甚至没有。其输出部分由一个P沟道金属氧化物半导体(PMOS)晶体管和两个N沟道金属氧化物半导体(NMOS)晶体管串联组成，这个P沟道金属氧化物半导体(PMOS)晶体管受一个保护电路控制，用来防泄漏电流的产生。
文档编号H03K19/003GK1444336SQ0312028
公开日2003年9月24日 申请日期2003年3月10日 优先权日2002年3月8日
发明者范仁永, 肖照华 申请人:展讯通信(上海)有限公司