专利名称：互补输入动态多工解码装置及方法
技术领域：
本发明涉及逻辑电路相关领域，特别指逻辑电路中包含多工解码的高扇入复杂逻辑电路的使用，即互补输入动态多工解码装置及方法。
背景技术：
因为速度上的要求，动态电路经常用来实现在目前管线系统中的逻辑函数。图1为一表示与逻辑函数的与逻辑门概要图100，以及一实现与逻辑门100的示范动态电路102。如图1所示，动态电路102和与逻辑门100皆有“N”个输入，分别以D1、D2、…DN表示，此外还包含一个输出“Q”。动态逻辑电路102包括一P-沟道的带头元件P0、一N-沟道的结尾元件N0、一评估逻辑函数的逻辑电路104、一输出缓冲器或是反向器/驱动器U1、以及一储存或保管电路106。在实际使用中，保管电路106由反向器元件U2和U3实现，此时U2的输出耦合至U3的输出，反之亦然。
动态电路102在相关时钟脉冲信号“CLK”上升顶点时，在反向器/驱动器U1的输出建立输出Q信号。动态逻辑电路的动态本质由CLK信号控制，当CLK信号为无效的低电平时，动态逻辑电路为等待或预先充电状态；当信号被拉至高电平时，电路为评估(evaluation)状态。CLK信号被提供到各自带头元件P0与结尾元件N0的逻辑门。带头元件P0的源极端耦合至源电压“VDD”，漏极端耦合至评估点“HI”。注意在此文中，端点的标号与其端点所负载信号的标号相同(例如端点HI负载HI信号)。结尾元件N0的源极端耦合至共享参考电压“GND”，漏极端耦合至点“LO”。逻辑电路在点HI与LO间耦合。在实施例中，逻辑电路104在N-沟道逻辑门(或称N-逻辑门)中被实现，而使用号码“N”的N-沟道元件N1-NN在点HI至LO间串联耦合。尤指第一个N-沟道元件N1的漏极端耦合到HI，而源极端耦合到下一个N-沟道元件的漏极端，并依次类推，直到最后一个N-沟道元件NN的源极端耦合至LO。N个输入D1-DN分别提供至各自的N-沟道元件N1-NN中。此时点HI耦合至反向器U1和U2的输入端以及反向器元件U3的输出端。
操作时，当CLK信号为低时，带头元件对点HI预先充电至逻辑高电平，信号Q经由反向器/驱动器被拉至低电平，同时输入信号D1-DN为逻辑函数的评估作准备。当CLK信号为高电平时，依据D1-DN的输入状态，逻辑电路104的逻辑函数若非处于评估就是评估失败。当逻辑电路104正在评估时，所有的输入信号D1-DN都在可导通所有N-沟道元件N1-NN的发出高电平，逻辑电路104经由活化的结尾元件N0驱使点HI为逻辑低电平，同时输出信号Q被驱使成逻辑高电平。一旦点HI被驱动成低电平，点HI会一直保持低电平直到CLK信号再一次被驱动到低位。若逻辑电路104评估失败，则维持电路106维持点HI于逻辑高位，则信号Q依然为低位。因此，当CLK信号为低位时，则Q信号亦为低位；如果逻辑函数为真时，当CLK信号为高，此时可通过逻辑电路104驱使信号Q为高位。
由逻辑电路104所实现的逻辑函数为多重输入的与函数。为了评估，当CLK信号为高位时，所有输入信号D1-DN必须也为高电平。通常在由N-沟道元件串联而成的N-逻辑门中(如逻辑电路104所示)实现与逻辑函数。像这样串联或是堆叠连接的N-沟道元件，至少会存在两个导致动态电路发生问题的因素。第一，在HI点与LO点间的评估路径长度为逻辑电路评估路径中元件个数的函数，也就是扇入的函数(亦即被与起来的输入个数)。长评估路径需要评估相对较多数目的输入信号，而较多数目的信号需要较长时间去评估，因此会降低全部电路的速度。其次，因为使用N-沟道元件实现评估函数，所以在堆叠中较高的元件会受基体效应的影响。因为堆叠的关系使得元件基体效应元件造成临界电压改变，因此导致了电路的不稳定性能。
为了解决这个与评估路径长度有关的问题，逻辑电路设计者通常会限制每一个堆叠的尺寸不超过4个阶层。一般而言评估电路以2阶层较佳。解决评估路径限制的问题，可利用反向函数(用或逻辑门项实现)，或是将高扇入与函数分解成串联堆叠的低扇入与函数。
实现反向与函数，关系到将串联的与路径转换成或路径(以并联的或逻辑门项实现)。当一反向输出可以获得时，反向或逻辑函数的解决方式满足普通函数。然而因为将逻辑运算的第1阶层的与项转换成或项会迫使在后面阶层中的或项被转换成与项，因此使得反向解决方式在复杂逻辑状态下无法使用。所以这个反向的方法只是将N堆叠的问题移交给后面的逻辑阶层而已。
图2为16输入与逻辑门200与实现与逻辑门200的示范逻辑电路202与图解一般分解方法的概要图。与逻辑门200包含有16个输入信号(分别以A1-A16表示)、一个输出信号Q、同时还考虑一个高扇入与函数。用4个低扇入阶层204、206、208、210串联形成单一与逻辑门200，每一阶层都包含了一个或一个以上的2-输入与逻辑门。第1阶层204包含有8个与逻辑门，每一个与逻辑门分别由输入信号A1-A16中接收各自的输入信号对。第2阶层206包含4个与逻辑门，每一个与逻辑门分别将所对应的第1阶层204中的2个与逻辑门的输出当成其输入对。第3阶层208包含2个与逻辑门，每一个与逻辑门分别将所对应的第2阶层206中的2个与逻辑门的输出当成其输入对。第4阶层210包含1个与逻辑门，该与逻辑门将所对应的第3阶层208的2个与逻辑门的输出当成其输入对。
值得注意的是，逻辑电路202中的每一个与函数都只有2个输入，因此各自的评估路径皆被分解成低扇入的型态。但因为分解函数的每一个附加串联耦合阶层会造成整体电路的延迟，因此将高扇入与函数分解成数个阶层的低扇入的操作并不好。利用增加每一个与逻辑门的扇入达到减少与逻辑门个数的目的，如此一来，其个数可以减少成为5个4输入的与逻辑门，每一个逻辑门都有最大的4个扇入。然而因为每一个与函数都有相对较大的扇入，且还是需要2个阶层，所以这个方法还是会有延迟的问题。
发明内容
本发明实施例中的多工解码器电路包含有多重互补输入动态电路和一与逻辑门。每一个互补输入动态电路皆与其对应的数个多位编码地址的一个以及其对应的解码输出位相关。每一个互补输入动态电路都包含有一个互补p-逻辑与动态电路、一个互补N-逻辑与动态电路、以及一个导通元件。互补P-逻辑与动态电路有一个输出耦合到对应的其中一个多重输出评估点，并响应时钟脉冲信号，评估对应编码地址的地址值的位，以及对选择编码地址的逻辑状态的数字选择位值。互补式N-逻辑与动态电路有一个输出耦合到对应的其中一个多重初步评估点，并响应时钟脉冲信号，评估对地址值的反向位以及数字选择。导通元件在对应的第1与第二评估点中耦合，且当互补N-逻辑与动态电路评估失败时，驱动第二评估点为低电平。此与逻辑门有多个耦合至输出评估点的输入和提供对应解码位的输出。
与逻辑门还可以是与非逻辑门。多工解码器可能包含一个或以上个反向器/驱动器，每一个反向器/驱动器都有一个接收时钟脉冲信号的输入与一个提供反向时钟脉冲信号到导通电路中的输出。互补N-逻辑与动态电路可能包含多个并联耦合的N-沟道元件，每一个N-沟道元件都有一个接收选择位以及地址位的输入。互补P-逻辑与动态电路可能包含多个并联耦合的P-沟道元件，每一个P-沟道元件都有一个接收选择位以及地址位的输入。
根据本发明实施例，在多个多位编码地址中选择的并至少解码出1个位的方法，包含有合并选择值的每一个位，为选择对应的地址以对应地址的位得到逻辑状态，形成多个与项集合、评估使用多个互补N-逻辑电路的与项每一个集合的与逻辑函数的补码、当对应的互补N-逻辑电路评估时，用每一个互补N-逻辑电路将对应第1个评估点拉至低电平、评估使用多个P-逻辑电路的与项每一个集合的与逻辑函数的补码、当互补P-逻辑电路评估时，用每一个互补P-逻辑电路将对应第2个评估点拉至高电平、经由对应导通元件(由对应的第1个评估点控制)将对应的第二评估点拉至低电平，使得每一个对应的互补N-逻辑电路评估失败、使用逻辑门合并第二评估点以提供解码位。
本发明的技术方案是这样实现的一种多工解码装置，其特征在于至少包含多个互补动态输入电路，其各自对应至少多个多位编码地址的一个，以及多个解码位的一个，其中每一个互补输入动态电路包含一互补P-逻辑与动态电路，其输出端耦合到一对应多个输出评估点的一个，该电路用以评估对应到该多个编码地址的一个地址值的位，以及评估有逻辑状态的数字选择值的位，以选择根据时钟脉冲信号反应的该对应编码地址；一互补N-逻辑与动态电路，其输出端耦合至一对应多个初步评估点的一个，该电路用以根据该时钟脉冲信号反应评估该地址值的反向位，以及评估该数字选择值的反向位；以及一导通元件，该元件耦合于该对应第二评估点与该对应第一评估点间，当该互补N-逻辑与动态电路评估失败时，该导通元件驱动该对应第二评估点为低电平；以及一与逻辑门，有多个输入端，每一个输入端皆耦合至一对应该多个输出评估点的一个，同时有一个输出端用来提供一对应该多个解码位的一个。
其中，进一步包含至少一个反向器/驱动器，该反向器/驱动器有一输入端以接收该时钟脉冲信号，有一输出端以提供一个反向时钟脉冲信号到该导通元件。
其中，该导通元件包含一N-沟道导通元件，该N-沟道导通元件有一栅极端耦合至该对应的初步评估点，漏极端耦合至该对应的输出评估点，源极端耦合至该反向器/驱动器的该输出端。
其中，该至少一个反向器/驱动器是指包含多个反向器/驱动器，一个反向器/驱动器对应一该多个互补输入动态逻辑电路，每一个互补输入动态逻辑电路的输出端耦合至对应的导通元件。
其中，为选择并解码N个编码地址之一，而每一个编码地址都有M个位，其中M与N皆为大于1的正整数，该数字选择值包含P个选择位，其中P是大于0的正整数，足够从该N个地址中选择，更进一步包含该多个互补输入动态电路包含2M组个N个互补输入动态电路，其中该2M组中的每一个皆解码成对应M解码位的一个，每一个组皆至少包含N个初步评估点集合与N个输出评估点集合；以及M组与逻辑门每组一个，每一个与逻辑门包含N个输入端耦合到对应的N输出评估点集合，同时有一输出端提供一对应该M解码位的一个。
其中，该互补N-逻辑与动态电路包含多个N-沟道元件并联耦合于对应初步评估点与对应多个参考点间，每一个该N-沟道元件有一输出端接收一选择位与一地址位；一带头元件，接收该时钟脉冲信号并耦合至该对应初步评估点，当该时钟脉冲信号为低电平时，预先充电该对应初步评估点；以及一结尾元件，接收该时钟脉冲信号并耦合至对应参考点；其中该带头与结尾元件对该时钟脉冲信号反应，以驱动该多个N-沟道元件的评估。
其中，该带头元件包含一P-沟道元件，其源极端耦合至接地点，栅极端接收该时钟脉冲信号，漏极端耦合至对应初步评估点；其中该结尾元件包含一N-沟道元件，其源极端耦合至接地点，栅极端接收该时钟脉冲信号，漏极端耦合至该对应参考点。
更进一步包含一维持电路耦合于源电压与该对应初步评估点间。
其中，该互补P-逻辑动态电路包含多个P-沟道元件并联耦合于对应输出评估点与源电压间，每一个该P-沟道元件有一输出端接收一选择位与一地址位；以及一带头元件，接收该时钟脉冲信号并耦合至该对应输出评估点，当该时钟脉冲信号为低电平时，预先充电该对应输出评估点，并当该时钟脉冲信号为高电平时，驱动该多个P-沟道元件评估。
该带头元件包含一P-沟道元件，其源极端耦合至源电压，栅极端接收该时钟脉冲信号，漏极端耦合至该对应输出评估点。
本发明还提供了一种互补多工解码装置，其特征在于包含多个互补输入动态逻辑电路，每一个皆关于一对应多个多位编码地址的一个，同时皆关于一对应多个解码位的一个，每一个互补输入动态电路包含一P-逻辑电路包含多个并联耦合于源电压与对应多个输出评估点间的多个P-沟道元件，同时包含多个接收多个选择与地址位的输入端；一N-逻辑电路包含多个并联耦合于一对应多个初步评估点的一个与一对应多个参考点的一个的多个N-沟道元件，同时包含多个接收多个选择与地址位的反向的输入端；一第一带头元件耦合至该输出端，与一结尾元件耦合至该N-逻辑电路的该对应参考点，该第一带头与结尾元件对该时钟脉冲信号反应以便对该N-逻辑电路的该输出端预先充电同时驱动该N-逻辑电路评估；一第二带头元件耦合至该对应输出评估点，该带头元件对该时钟脉冲信号反应以便对该对应输出评估点预先充电同时驱动该P-逻辑电路评估；一导通元件耦合至该对应输出评估点并以该对应初步评估点控制，当该N-逻辑电路评估失败时，将该对应输出评估点拉至低电平；以及有一输出端与多个输入端的一输出逻辑门，每一个输入端耦合至对应该多个输出评估点的一个。
更进一步包含一时钟脉冲反向器/驱动器，其输入端接收该时钟脉冲信号，输出端提供对应的反向时钟脉冲信号；以及其中该导通元件包含一N-沟道导通元件，其栅极端耦合至该对应初步评估点，源极端耦合至该时钟脉冲反向器/驱动器的输出端，漏极端耦合至该对应输出评估点。
更进一步包含一维持电路耦合于源电压与该对应初步评估点间。
其中，一带头元件包含一第一P-沟道元件，其源极端耦合至源电压，栅极端接收该时钟脉冲信号，漏极端耦合至该对应初步评估点，其中该第二带头元件包含一第二P-沟道元件，其源极端耦合至源电压，栅极端接收该时钟脉冲信号，漏极端耦合至该对应输出评估点，其中该结尾元件包含一N-沟道元件，其源极端耦合至接地点，栅极端接收该时钟脉冲信号，漏极端耦合至该对应参考点。
本发明还提供了一种从多个多输入编码地址中选择并从所选择的位置中至少解码出一位的方法，其特征在于包含对每一个地址，合并每一个拥有逻辑状态的选择值，以对应地址的位选择一对应地址，形成多个与项集合；使用多个互补N-逻辑电路，对每一个与项集合评估其与逻辑函数的补码，当对应互补N-逻辑电路评估时，每一个互补N-逻辑电路将对应多个第一评估点的一个拉至低电平；使用多个互补P-逻辑电路，对每一个与项集合评估其与逻辑函数的补码，当对应互补P-逻辑电路评估时，每一个互补P-逻辑电路将对应多个第二评估点的一个拉至高电平；当对应N-逻辑电路评估失败时，通过一对应第一评估点的一个，控制一对应多个导通元件的一个，将一对应第二评估点拉至低电平；以及使用一逻辑门合并第二评估点以提供一解码位。
更进一步包含使用在对应第一评估点与参考点间并联耦合多个N-沟道元件实现每一个互补N-逻辑电路；于每一个参考点与接地点间提供一N-沟道结尾元件并以一时钟脉冲信号控制每一个结尾元件；同时使用在对应第二评估点与源电压间并联耦合多个P-沟道元件实现每一个互补P-逻辑电路。
其中，将该对应第二评估点拉至低电平至少包含反向以及缓冲一时钟脉冲信号并提供一反向时钟脉冲信号；同时以通过导通元件的反向信号驱动对应第二评估点。
更进一步包含当对应互补N-逻辑电路评估失败时，保存一对应第一评估点被拉至高电平，以维持对应导通元件的活化。
图1为一个利用一N-输入与逻辑门表示出一与逻辑函数及其对应实现N-输入与逻辑门的示范电路概要图；图2为16-输入与逻辑门以及一实现图解一般分解方法的16-输入与门的示范电路概要图；图3为根据本发明实施例实现的示范互补输入动态逻辑电路图；图4为根据一更特定的与逻辑函数实现的实施例实现的示范互补输入动态逻辑电路概要图；图5为根据另一特定或逻辑函数实现的实施例实现的示范互补输入动态逻辑电路概要6为根据另一复杂逻辑函数实现的实施例的示范互补输入动态逻辑电路概要图；图7为一以包含多互补输入动态逻辑电路的较多个数与逻辑门项实现复杂逻辑函数的互补输入动态逻辑电路的特定方块图(此图中的多互补输入动态逻辑电路类似于图6的互补输入动态逻辑电路)；图8为一常见多工解码器方块图，图解一般使用在管线系统中，于2集合间选择地址位及解码所选的位的后续与运算的实施例；图9为一决定最高解码位的解码状态的示范互补输入动态多工解码器电路概要图；图10为一使用互动态逻辑函数实现示范快速动态多工解码器的特定方块图。
其中，附图标记说明如下
102 示范动态电路104 评估逻辑函数的逻辑电路106 储存或保管电路202 示范逻辑电路204、206、208、210 低扇入阶层302 用N-逻辑实现评估的逻辑函数的补码304 储存电路306 用P-逻辑实现评估的逻辑函数的补码308 互补N-沟道逻辑电路310 互补P-沟道逻辑电路402 互补与N-逻辑电路406 补与P-逻辑电路502 互补或N-逻辑电路506 互补或P-逻辑电路602 第1互补N-沟道动态逻辑电路604 以AND1标记的N-逻辑方块606 最后一个(或第M个)互补N-沟道动态逻辑电路608 以ANDM标记的N-逻辑方块702、704、706 多互补输入动态逻辑电路802 2-位多工器804 解码器902 第1互补输入动态逻辑电路904 P-逻辑电路906 第2互补输入动态逻辑电路908 P-逻辑电路1002、1004、1006、1008 互补输入动态逻辑电路1010 4-输入BADB逻辑门具体实施方式
下面结合附图，对本发明做进一步的描述，以使本发明的前述与其它益处、特征及优点得到更好的理解。
以下说明是在一特定实施例及其必要条件的脉络下提供的，可使本领域技术人员能够利用本发明。然而，各种对该较佳实施例所做的修改，对本领域技术人员而言是显而易见的，并且在此所定义的一般原理，亦可应用至其它实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所公开的原理与新颖特征相符的最大范围。
本应用的发明者已认识到在动态电路中实现高扇入复杂逻辑函数的必要性，其中此实现方式并不会对到目前为止与较多数目输入项的动态逻辑相关的实现产生基体效应和潜在因素。发明者因此发展出一互补输入动态逻辑电路，该互补输入动态逻辑电路可以帮助多个数的输入项，不会产生因为高堆叠而发生的基体效应或是因为与项分解而发生的潜在因素。现利用图3-10进一步描述如下。
图3为一根据本发明实施例实现的示范互补输入动态逻辑电路300。CLK信号被提供到P-沟道带头元件P0以及N-沟道结尾元件N0的栅极端。带头元件P0的源极端连接至源极电流VDD，且漏极端耦合至第一初步评估点“NTOP”。结尾元件N0的漏极端耦合到参考点“NBOT”，源极端耦合到参考电压点GND。用以评估的逻辑函数的补码(用N-逻辑实现)NCOMP 302；此逻辑函数302的输出端耦合至NTOP点，参考点耦合至NBOT点。NCOMP302接收N个输入信号D1-DN的反向信号，以DNBD1B表示，其中字母“B”除了特别说明外，指的就是逻辑上的反向(亦即逻辑1或真的反向即为逻辑0或否，依此类推)。值得注意的是，D1B-DNB和D1BDNB代表的是同一组信号(N为大于1的正整数)。一储存电路304于VDD与NTOP中耦合。实施例中显示，储存电路304被当作半-维持304实现，该储存电路304包含一反向器U1和一P-沟道元件P1。反向器U1的输入耦合到NTOP，输出耦合到P1元件的栅极端，同时该P1元件的源极端耦合到VDD，漏极端耦合到NTOP。
CLK信号同时也被提供到另一个P-沟道元件P2的栅极端和一个反向器/驱动器的输入端UC0。P2元件的源极耦合至VDD，漏极耦合至第2或是输出评估点“PTOP”。反向器/驱动器UC0发出其输出为脉冲信号CLK的反向(或称之为“CLKB”)，其输出耦合至N-沟道导通元件N1的源极。N1的栅极耦合至NTOP，漏极耦合至PTOP。以NCOMP 302评估的逻辑函数补码可利用P-逻辑(以PCOMP 306表示)来实现，PCOMP 306的参考点耦合至VDD，输出点耦合至PTOP点。PCOMP 306接收N个输入信号D1-DN，并在“P-逻辑”中实现(亦即使用P-沟道元件)，就如同NCOMP 302在N-逻辑中实现逻辑函数的补码。PTOP被提供到一输出反向器/驱动器U2的输入端，该反向器/驱动器U2的输出端显示其输出信号为“Q”。
操作时，CLK信号初始值以低电平为准，因此PTOP输出评估点经由带头元件P2预先充电至高电平，同时NTOP初步评估点经由带头元件P0预先充电至高电平。输出信号Q初始值亦为低电平。当CLK信号为高电平时，NCOMP 302与PCOMP 306分别评估输入信号DNBD1B和DND1，此动作是为了要计算或控制NTOP及PTOP点的状态。NCOMP 302与PCOMP 306二者实现相同逻辑函数的补码，因此当CKL为高电平时，NCOMP 302与PCOMP 306二者若非处于评估就是评估失败。当NCOMP 302与PCOMP 306二者皆为否时(或是说当NCOMP 302与PCOMP 306评估失败时)，逻辑函数本身为正。当NCOPM302与PCOMP 306二者皆为评估时，逻辑函数本身为否。
因此，当逻辑函数为真，NCOMP 203与PCOMP 306皆评估失败，经由维持电路304运算的NTOP保持高电平。由于NTOP依然为高电平，导通元件N1依旧导通或开启。由反向器/驱动器UC0发出缓冲CLKB信号为低电平，该信号通过导通元件对PTOP放电至低电平，因此Q变成高电平(真)，也就是逻辑函数为真。在这个方法中，导通元件N1由NTOP控制而保持在导通状态时，反向器UC0最多经由2个N-元件路径将评估点PTOP拉低，因此导致逻辑真状态会被Q输出信号发出。这2个N-沟道元件在反向器UC0与导通元件N1范围中为明确的N-沟道元件。当逻辑函数为否时，则NCOMP302与PCOMP 306评估，以至于NTOP经由结尾元件N0被拉至低电平，而PTOP被PCOMP 306拉至高电平。导通元件N1被撤销或关闭，因此PTOP保持在高电平。Q输出信号保持在低电平(否)，也就是说逻辑函数为否。
不同于单纯的骨牌电路，互补输入动态逻辑电路300允许其输出在评估期间可被驱动至高电平。不同于骨牌电路，如果输入信号较晚到达，但当CLK信号为高电平，NCOMP 302与PCOMP 306皆评估时，输出信号Q依旧可以被驱动回低电平。互补输入动态逻辑电路300可被视为包含与第1个初步评估点NTOP相关的互补N-沟道逻辑电路308和与第2个输出评估点PTOP相关的互补P-沟道逻辑电路310，其中PTOP被用以经由反向器/驱动器U2发展输出信号Q。互补N-沟道逻辑电路308包含带头与结尾元件P0与N0、逻辑函数评估的互补N-逻辑电路NCOMP 302以及维持电路304。互补P-沟道逻辑电路310包含带头元件P2以及逻辑函数评估的互补P-逻辑电路PCOMP 306。若两互补逻辑电路308与310同为评估，则NTOP被电路308驱动成低电平，PTOP被电路310驱动成高电平。当电路308与310皆评估失败时，NTOP提供且控制导通元件N1通过一反向器，CLK信号的缓冲(由反向器/驱动器UC0形成)驱动PTOP为低电平。
另一替代实施例如图3的虚线连接所示，即利用N-沟道N2取代反向器UC0。N2的源极端耦合至接地参考点，N2的漏极端耦合至旁路元件N1的源极端，N2的栅极端耦合至CLK信号。如此一来，当CLK为高电平时，N2导通，将N1的漏极拉至低电平。若NCOMP 302与PCOMP 306评估失败，则低电平会经由N1传送至信号PTOP，因此可提供高电平的输出Q。
信号PTOP的稳定参考点由一包含元件P3与U3的微弱维持电路增补。因为这些元件是可以被建议使用但却非必要的，因此用虚连接线表示。用一包含2个反向器的全维持电路(如图1)取代半维持型态的电路同样也可以对PTOP提供稳定的参考点。
另一替代的下拉元件N2可代替反向器UC0；被建议的微弱维持电路附加物可提供PTOP稳定的参考点，该方法可以应用于本发明中随后所被描述的所有实施例中。
图4为一根据本发明实现与逻辑函数中更特定的实施例实现示范互补输入动态逻辑电路400的概要图。互补式输入动态逻辑电路400大体上与互补式动态逻辑电路300类似，相同的元件使用相同标示。对互补输入动态逻辑电路400而言，互补与N-逻辑电路402取代NCOPM 302，互补与P-逻辑电路406取代PCOMP 306。换句话说，除了特定实现评估与逻辑函数的部分之外，互补输入动态逻辑电路400与互补式动态逻辑电路300完全相同。值得注意的是，只要将反向器/驱动器U2以一驱动器取代，或是缓冲器移除反向函数，或是在U2的输出加入另一个反向器/驱动器(图中没有显示)，则互补式动态逻辑电路400就可以转换成执行与非逻辑函数的电路。
在N-逻辑中，利用耦合并联于NTOP与NBOT之间的N个N-沟道元件NC1-NCN实现互补与N-逻辑电路，同时也实现在N-逻辑中的与函数的补码。然而，当补码输入D1B-DNB被提供时，其结果就是D1-DN输入的逻辑与。以相同的方式，在P-逻辑中，使用耦合并联于VDD与PTOP之间的N个P-沟道元件PC1-PCN实现互补与P-逻辑电路并实现在P-逻辑中的与函数的其余补码。输入信号补码D1B-DNB分别被提供到N-沟道元件NC1-NCN的栅极端，(例如D1B提供到NC1的栅极；D2B提供到NC2的栅极；...)，非补码的输入信号D1-DN分别被提供到P-沟道元件PC1-PCN的栅极端，(例如D1提供到PC1的栅极；D2提供到PC2的栅极；...)。
互补输入动态逻辑电路400的操作方式类似并参考上述互补输入动态逻辑电路300的操作方式。当D1-DN输入信号的任一个或以上为否或低电平(例如逻辑“0”)，则互补与逻辑电路402与406皆做评估的动作，因此D1B-DNB输入信号所对应的信号就为真或高电平(例如逻辑“1”)。若互补与逻辑电路402与406皆评估，与函数为否，以至于当CLK信号发出高电平时，Q输出信号变为否(发出低电平)。或者是，当所有的输入信号D1-DN皆为真时，互补与逻辑电路402与406皆评估失败，以至于D1B-DNB输入信号所对应的信号皆为否。若互补与逻辑电路402与406皆评估失败，与函数为真，以至于当CLK信号发出高电平时，Q输出信号变为真(发出高电平)。非常值得注意的是，图4的电路速度对扇入不灵敏；任何输入到与函数的合理的个数，皆可以不降低电路的速度而被执行。这是因为评估路径只通过2个堆叠的N元件UC0中的N1和N2元件。
图5为一根据本发明实现或逻辑函数中另一更特定的实施例实现的示范互补输入动态逻辑电路500的概要图。互补式输入动态逻辑电路500大体上与互补式动态逻辑电路300相似(相同的元件使用相同标示)，除了NCOPM302由互补或N-逻辑电路502取代，PCOMP 306由互补或P-逻辑电路506取代。换句话说，除了某些特定的实现评估或逻辑函数的部分之外，互补输入动态逻辑电路500与互补式动态逻辑电路300完全相同。
在N-逻辑中，利用耦合串联于NTOP与NBOT间的N个N-沟道元件NC1-NCN实现互补或N-逻辑电路502。同时也实现在N-逻辑中由补码输入D1B-DNB驱动的或函数的补码。以相同的方式，在P-逻辑中，利用耦合串联于VDD与PTOP间的N个P-沟道元件PC1-PCN实现互补或P-逻辑电路506。同时也实现在或函数中由真输入D1-DN驱动的补码。因此，输入信号D1B-DNB分别被提供到N-沟道元件NC1-NCN的栅极端，同时，输入信号D1-DN分别被提供到P-沟道元件PC1-PCN的栅极端。
当所有D1-DN输入信号为否时，则互补或逻辑电路502与506皆做评估的动作，而D1B-DNB输入信号所对应的信号为真。若互补或逻辑电路502与506皆评估，或函数为否，以至于当CLK信号被拉至高电平时，Q输出信号变为否(发出低电平)。相反的，当输入信号D1-DN的一个或以上为真时，互补或逻辑电路502与506皆评估失败，而D1B-DNB输入信号所对应的信号为否。若互补与逻辑电路402与406皆评估失败，或函数为真，以至于当CLK信号被拉至高电平时，Q输出信号变为真(声称高电平)。
当利用互补输入动态逻辑电路300和其相关形式如互补输入动态逻辑电路400，可以得到许多益处及优点。互补输入动态逻辑电路300特别适合在高扇入与函数的应用，例如在解码电路中使用。如上面参考图4的讨论所提到，因为互补输入动态逻辑电路300和400的输出评估路径最多为2个元件，因此会比在这之前所提供的其它逻辑电路快很多。将其与目前使用于实现高扇入与函数的分解技术比较可知，互补输入动态逻辑电路300和400能较其它电路快到接近一个强度。互补输入动态逻辑电路的互补或逻辑电路502和506为N-沟道与P-沟道元件堆叠的型态，因此会因为基体效应和潜在因素限制扇入的个数。
图6为一实现复杂逻辑函数的示范互补输入动态逻辑电路600的概要图。互补输入动态逻辑电路600与互补输入动态逻辑电路300有相似的图形结构，能适当的提供本身达到接近3到4个或项的实现，其中每一个或项皆包含有高扇入逻辑与函数。由互补输入动态逻辑电路600所实现的复杂逻辑函数其复杂与/或函数形式的方程式1如下Q＝D11·D12·...D1X+D21·D22·...D2Y+...+DM1·DM2·...DMZ(1)其中“·”表示逻辑与函数，“+”表示逻辑或函数。方程式1为M多重输入与项的逻辑或，通常出现在管线执行系统的运算中。第1项有“X”个与项D11、D12、...、D1X；第2项有“Y”个与项D21、D22、...、D2Y；依次类推，直到最后一项或是第M项(最后一项)共有“Z”个与项DM1、DM2、...、DMZ。
互补输入动态逻辑电路600总共有M个互补N-沟道动态逻辑电路，每一个都很类似于互补输入动态逻辑电路300的互补N-沟道逻辑电路部分。第1互补N-沟道动态逻辑电路602实现第1个与项“AND1”(D21、D22、...、D2Y)，其电路包含有一P-沟道带头元件P10、一N-沟道结尾元件N10、一以AND1标记的N-逻辑方块604和一储存电路S1。CLK信号提供到元件P10与N10的栅极端，反向输入信号D11B-D1XB(亦即D1XBD11B)被提供到N-逻辑方块604各自的输入中。带头元件P10的源极端耦合至VDD，漏极端耦合至第一初步评估点NTOP1。结尾元件N10的源极端耦合到GND，漏极端耦合到第1参考点NBOT1。N-逻辑方块604的输出耦合到NTOP1点，参考点耦合到NBOT1点，与与N-逻辑电路402的配置方式相同，都包含X个并联配置的N-沟道元件，每一个N-沟道元件的栅极端都可接收D1XBD11B中各自的一个反向输入信号。储存电路S1被当成半维持实现，和储存电路304一样，包含一个反向器U11和一个在VDD与点NTOP1间耦合的P-沟道元件P11。
互补输入动态逻辑电路600中，用以实现剩余与项的剩余M-1个互补N-沟道动态逻辑电路的型态，皆和第1个互补N-沟道动态逻辑电路602相同。如图所示，最后一个(或第M个)互补N-沟道动态逻辑电路606实现最后一个与项“ANDM”(DM1、DM2、...、DMY)，其电路包含有一P-沟道带头元件PM0、一N-沟道结尾元件NM0、一个以ANDM标记的N-逻辑方块608和一储存电路SM。CLK信号提供到元件PM0与NM0的栅极端，反向输入信号DM1B-DMZB(亦即DMZBDM1B)被提供到N-逻辑方块608的N-逻辑方块608各自的输入中。带头元件PM0的源极端耦合至VDD，漏极端耦合至最后初步评估点NTOPM。结尾元件NM0的源极端耦合到GND，漏极端耦合到最后参考点NBOTM。N-逻辑方块608的输出耦合到NTOPM点，参考点耦合到NBOTM点，与与N-逻辑电路402的配置方式相同，都包含Z个并联配置的N-沟道元件，每一个N-沟道元件的栅极端都可接收DMXBDM1B中各自的一个反向输入信号。储存电路SM被当成半维持实现，和储存电路304一样，包含一个反向器UM1和一个在VDD与点NTOPM间耦合的P-沟道元件PM1。
M个初步评估点NTOP1-NTOPM都分别耦合到M个P-沟道件P21-P2M中各自的栅极端，同时也耦合到M个N-沟道导通元件N11-NM1中各自的栅极端。P-沟道元件P21-P2M以串联或是在VDD与输出评估点PTOP间以P-堆叠的方式耦合。尤其是第1个P-沟道元件P21的漏极端耦合至点PTOP，源极端耦合至第2个P-沟道元件P22(图中没有显示)的漏极端，第2个P-沟道元件P22的源极端耦合至第3个P-沟道元件P23(图中没有显示)的漏极端，依此类推，最后一个P-沟道元件P2M的源极端耦合到VDD。N-沟道导通元件N11-NM1在PTOP与一反向器/驱动器UC0的输出间并联耦合，该反向器/驱动器UC0于点CLKB处提供一反向时钟脉冲信号CLKB。尤指每一个N-沟道导通元件N11-NM1的漏极端耦合至PTOP点，源极端耦合至反向器/驱动器UC0，以便接收CLKB信号。反向器/驱动器UC0的输入可接收CLK信号，而其输出便提供CLKB信号。一输出反向器/驱动器U2的输入端耦合至PTOP点，而其输出端则提供一输出信号Q。
互补输入动态逻辑电路的运算方式叙述如下。当CLK信号为低电平时，每一个初步评估点NTOP1-NTOPM各自经由带头元件P10-PM0被拉到高电平，使得每一个N-沟道导通元件N11-NM1开始动作。反向器/驱动器UC0发出CKLB信号为高电平，PTOP预先充电至高电平，因此Q输出信号初始值为低电平。因为N-逻辑方块AND1-ANDM为并联耦合，因此当CLK信号为高电平时，每一个N-逻辑方块AND1-ANDM分别同时评估各自的输入信号。如果一个或以上的N-逻辑方块AND1-ANDM评估失败，因为所对应的储存元件S1-SM的操作，所以对应的评估点NTOP1-NTOPM保持在高电平，维持所对应的N-沟道导通元件N11-NM1的动作。当一个或以上的N-沟道导通元件因为CLKB信号为低电平而动作时，反向器/驱动器UC0对PTOP点放电至低电平，以至于Q输出信号为高电平(真)。这种情形发生在当N-逻辑方块AND1-ANDM的一个或以上的反向输入为否时(意指常态，非反向输入全为真)，所以导致复杂逻辑函数为真。如果N-逻辑方块AND1-ANDM评估，N-沟道导通元件N11-NM1皆关闭，P-沟道元件P21-P2M皆导通并将PTOP拉至高电平，因此Q输出信号为低电平(否)。当每一个N-逻辑方块AND1-ANDM至少有一个反向输入为真时(意指对应常态，非反向输入为否)，则后面这种情况会发生，所以复杂逻辑函数为否。
如图3中互补输入动态逻辑电路300所比较的，不同于P-逻辑中复杂逻辑函数补码的实现，互补输入动态逻辑电路600利用每一个初始评估点NTOP1-NTOPM的观点。在普通的互补电路中尤其可观察到，想要表示的P-逻辑互补实现逻辑地评估成实现逻辑函数互补的替换表示。因此NTOP1-NTOPM点被当成计算输出评估点PTOP的P-沟道的P-逻辑堆叠输入使用，而不是对每一个在P-逻辑的与项实现其逻辑函数的补码(每一个与项可能包含并联的P-沟道元件)。因此，M个互补P-逻辑方块(一个方块代表一个与项)的每一个皆可以被一个单一P-沟道元件取代，其中每一个P-沟道元件P21-P2M的栅极端由对应的其中一个评估点NTOP1-NTOPM驱动。该合成型态就被有效简化了。
互补输入动态逻辑电路600在N-逻辑方块AND1-ANDM的N-沟道评估路径中并不需要堆叠元件。举例来说，互补输入动态逻辑电路300在N-和P-沟道评估路径中的配置可能需要堆叠元件以得到复杂逻辑函数中的每一个附加或项。但是互补输入动态逻辑电路600在P-沟道评估路径中的确有P-沟道元件P21-P2M的堆叠，因此或项的最大数目会因为泄露(leakage)因素以及基体效应而被限制。如本实施例所示，或项的数目被限制成近似3-4项。对简化电路而言，互补输入动态逻辑电路600比互补输入动态逻辑电路300稍微慢了一点，这是因为N-逻辑方库AND1-ANDM全都评估优先于驱动PTOP点。但是不管怎样，与现有的实现复杂函数的动态电路比较，用互补输入动态逻辑电路600作为例子的方法还是较其它方式快了一个强度。
图7为一使用多互补输入动态逻辑电路702、704、...、706的互补输入动态逻辑电路700的简化方块图。每一个多互补输入动态逻辑电路皆与以多个与项实现复杂逻辑函数的互补输入动态逻辑电路600相同。第1个逻辑电路702运算下列2项，包括第一项有“A”个与项D11、D12、...、D1A以及第二项有“B”个与项D21、D22、...D2B。第2个逻辑电路704运算另两项，包括第三项有“C”个与项D31、D32、...、D3C以及第四项有“D”个与项D41、D42、...D4D。依此类推，最后一个逻辑电路706运算最后第M项与第N项两项，分别包括“Y”个与“Z”个与项。为了得到最佳的结果，每一个互补输入动态逻辑电路702-706都只有运算2个与项。
互补输入动态逻辑电路702-706的输出被提供到各自或逻辑门的输入，该或逻辑门决定最后的输出值Q。如图所示，逻辑电路702提供输出Q12给或逻辑门708的其中一个输入，逻辑电路704提供输出Q34给或逻辑门708的另一个输入，依此类推到最后一个逻辑电路706提供输出QMN给或逻辑门708的另一个输入。本领域技术人员可察觉到，因为不需要考虑元件的基体效应或潜在因素，或逻辑门708可以很容易的以所需要输入的个数来实现，所以任何数目的互补输入动态逻辑电路都可以并联堆叠。举例来说，或逻辑门708可以用N-沟道元件并联耦合(图中没有显示)来实现，每一个N-沟道元件分别接收所对应互补输入动态逻辑电路702-706的输出。
互补输入动态逻辑电路300非常适合用以允许在需要逻辑上与运算时的运算次序的连续逻辑运算的组合。图8为一般常用多工解码器800的方块图。多工解码器800为一经常使用于管线系统中2个地址位集合间的选择和对所选择的集合解码的与操作实施例。如图所示，编码位A[1:0]和B[1:0]的两个集合被提供到各自的2-bit多工器802的输入中。该图解实施例显示每一地址的2位，本领域技术人员可察觉到，现今一般运算在地址上的多工解码器都至少要2-bits。一选择信号SEL被提供到多工器802的第1个选择输入和提供到反向器U1的输入端。反向器U1的输出被提供到多工器802的另一个选择输入。SEL信号的状态使用在编码地址A[1:0]和B[1:0]间选择。而所选择的位(以信号ENCODED[1:0]表示)被提供到解码器804的输入，该解码器804将ENCODED[1:0]解码成输出信号DECODED[3:0]。
本领域技术人员可以察觉到，解码包含并联逻辑与运算的位，用以决定每一个解码输出DECODED[3:0]的状态。举例来说，EDCODED
信号的状态由与运算来得出，其运算方式如下列方程式2所示ENCODED[1]B·ENCODED
B (2)其中，符号“·”表示局部与函数，字母“B”附加于信号名称的后表示先前所描述的逻辑反向。若SEL信号被发出，则A[1:0]信号被多工器802选择成ENCODED[1:0]信号，反之，若SEL信号被否认，则B[1:0]信号被选择，这也是逻辑上的运算。
图9为一计算最上层解码位或是DECODED[3]信号的解码状态的示范互补输入动态多工解码器电路900概要图。互补输入动态多工解码器电路900包含第1与第2互补输入动态逻辑电路902与906，互补输入动态逻辑电路902与906与先前所提到的互补输入动态逻辑电路400所实现的方式相同。尤其是与互补输入动态逻辑电路902与互补输入动态逻辑电路400类似，除了导通元件N1更名为N4；信号/点NTOP、NBOT、CLKB、和PTOP分别重新更名为NTOP1、NBOT1、CLKB1、和PTOP1；以3个N-沟道元件N1、N2、和N3并联耦合成的与N-逻辑电路402被当作N-逻辑电路903实现；以3个P-沟道元件P1、P2、和P3并联耦合成的与P-逻辑电路406被当作P-逻辑电路904实现；储存电路304由替代的相同储存电路905取代；反向器/驱动器U2被移除，或是用一2-输入与非逻辑门/驱动器U4取代。PTOP1信号被提供到与非逻辑门/驱动器U4的一个输入。
互补输入动态逻辑电路906也与互补输入动态逻辑电路400类似，除了导通元件N1更名为N9；信号/点NTOP、NBOT、CLKB、和PTOP分别重新更名为NTOP2、NBOT2、CLKB2、和PTOP2；以3个N-沟道元件N6、N7、和N8并联耦合成的与N-逻辑电路402被当作N-逻辑电路907实现；以3个P-沟道元件P9、P10、和P11并联耦合成的与P-逻辑电路406被当作P-逻辑电路908实现；储存电路304由替代的相同储存电路909取代；反向器/驱动器U2被移除，或是用一2-输入与非逻辑门/驱动器U4取代。PTOP2信号被提供到与非逻辑门/驱动器U4的一个输入。
如图所示，互补输入动态逻辑电路902与906为反向CLK信号及对分布型态提供各自的反向时钟脉冲CLKB1和CLKB2，因此分别包含对应的时钟脉冲反向器/驱动器UC0和UC3。可以察觉到的是，单一时钟脉冲缓冲电路可以被用来取代提供到每一个导通元件的单一缓冲和反向的时钟脉冲信号。
N-沟道元件N1的栅极端接收一反向SEL信号(或写成SELB)。N-沟道元件N2与N3的栅极端分别接收一反向A0与A1信号(或写成A0B和A1B)。用这方式，则互补输入动态逻辑电路902可以得到逻辑值为SEL·A0·A1。N-沟道元件N6的栅极端接收SEL信号。N-沟道元件N2与N3的栅极端分别接收一反向B0与B1信号(或写成B0B和B1B)。用这方式，则互补输入动态逻辑电路902可以得到逻辑值为SELB·B0·B1。因此，此互补输入动态多工器电路900决定了DECODED[3]＝ENCODED[1]·ENCDDED
，从而该互补输入动态多工器电路900于与非逻辑门/驱动器U4的输出被得到。
利用并联的方式执行A和B地址位的解码。SEL信号的状态可决定解码的A或B输出哪一个被选择并提供到与非逻辑门U4。若SEL信号被发出(SELB无效)，则选择关于互补输入动态逻辑电路902的A位，接着较低的互补输入动态逻辑电路906评估驱动PTOP输出评估点为高电平。且若A0和A1信号为高电平，则导通元件N4导通允许CLKB1信号驱动PTOP！输出评估点为低电平，原因是DECODED[3]输出信号被发出为高电平。
在计算全部位DECODED[3:0]的全快速多工解码器中，互补输入动态多工解码电路900被复写4次(一个位复写一次)，地址位被提供到评估路径的N-沟道与P-沟道元件输入，该评估路径是因为其适当的特殊解码输出位而被选择的。较低位DECODED[2:0]由执行输入位及其补码组合的逻辑上的与运算所提供。举例来说，为了了解DECODED[2]位，互补输入动态多工解码电路900被复写，同时，除了被交换的地址位外，输入信号大体上相同。尤指A0/A1和A0B/A1B交换，B0/B1和B0B/B1B交换(亦即不是A0B而是A0被提供到N-沟道元件N2的栅极端；不是A0而是A0B被提供到P-沟道元件P4的栅极端；不是A1B而是A1被提供到N-沟道元件N3的栅极端；不是A1而是A1B被提供到P-沟道元件P5的栅极端；不是B0B而是B0被提供到N-沟道元件N7的栅极端；不是B0而是B0B被提供到P-沟道元件P10的栅极端；不是B1B而是B1被提供到N-沟道元件N8的栅极端；不是B1而是B1B被提供到P-沟道元件P11的栅极端)。
附加位可以利用在各自的评估路径中增加附加N-沟道与P-沟道元件去解码(亦即分别在点NTOPx/NBOTx间与点VDD/PTOPx间；其中“x”表示并联的互补输入动态逻辑电路的数目)。可增加多工函数以便从2个以上的输入集合中选择，而增加方式是利用在各自的评估路径的并联N-沟道与P-沟道元件中，添加并联解码阶层和选择信号的输入逻辑组合。
与非逻辑门U4大致上可以利用与互补入动态逻辑电路400相同的方式实现，也就是利用足够的输入和反向输出个数。也许可以利用将互补入动态逻辑电路400的反向器/驱动器U2取代成非反向驱动器(图中没有显示)；或是在输出添加另一个反向器(图中没有显示)，来达成反向输出的目的。本领域技术人员可察觉到，因为其高扇入特性，所以使用互补输入动态逻辑电路400当作输出与非逻辑门可以帮助任何个数的地址(例如4个以上)。
图10是一个用互补输入动态逻辑电路来解码4个4-位地址A[3:0]、B[3:0]、C[3:0]和D[3:0]的示范快速动态多工解码器1000的简化方块图。动态多工解码器1000包含16个互补输入动态多工解码电路MD15、MD14、...、MD0(或写成MD[15:0])，每一个互补输入动态多工解码电路分别解码16个输出解码位DECODED[15:0]中各自的一个。除了为了从多数个地址间选择而包含的附加互补输入动态逻辑电路外，每一个互补输入动态多工解码电路MD[15:0]皆以和互补输入动态多工解码电路900相同的方式实现。同时，在每一个互补输入动态多工解码电路中的每一个互补输入动态逻辑电路，包含了附加的N-沟道与P-沟道元件(在对应的N-逻辑与P-逻辑电路中)用以解码附加的选择和地址位。
每一个互补输入动态多工解码电路MD[15:0]都很相似，所以在此只显示第1个多工解码器电路MD15的细节。地址，选择位A[3:0]、B[3:0]、C[3:0]、D[3:0]和SEL[1:0]，和对应的反向地址及选择位A[3:0]B、B[3:0]B、C[3:0]B、D[3:0]B和SEL[1:0]，皆被提供到每一个互补输入动态多工解码电路MD[15:0]中。多工解码器电路MD15包含4个互补输入动态逻辑电路1002、1004、1006和1008，此4个互补输入动态逻辑电路1002、1004、1006和1008依据4-输入BADB逻辑门1010的输入分别提供4个输出评估点输出PT1、PT2、PT3和PT4。与非逻辑门1010的输出提供最上层的解码位DECODED[15]。
多工函数利用2个选择位在4个位A、B、C、D中选择，其中若SEL1和SEL02皆发出(经逻辑电路1002)，则地址A被选择；若SEL1发出而SEL0无效(经逻辑电路1004)，则地址B被选择；若SEL1无效而SEL0发出(经逻辑电路1006)，则地址C被选择；若SEL1和SEL02皆无效(经逻辑电路1008)，则地址D被选择。因此，A地址位被提供到逻辑电路1002，B地址位被提供到逻辑电路1004，C地址位被提供到逻辑电路1006，而D地址位被提供到逻辑电路1008。每一个N-沟道和P-沟道都包含6个元件(2个选择位和4个地址位)。每一个评估路径的选择和地址位的特殊组合是根据被解码的特殊输出位而选择的。
根据本发明的实施例，利用互补输入动态逻辑电路来实现动态多工解码器，因此相比较之下互补输入动态多工解码电路900会比一般常用多工解码器(如多工解码器800)快速。根据本发明的实施例，多工解码器所使用的互补输入动态逻辑电路的解码位数目是可以扩张的，且可以很容易的被扩张以便从2个以上的解码输入集合中作选择。
在一般全动态多工解码器实施例中，N些编码地址每一个都有M些地址位，产生2M个解码输出位，其中N、M为大于1的整数。提供所有2M个动态多工解码器，每一个皆包含从解码位中选择并对所选择的位解码以提供单一解码位的N个互补入动态逻辑电路。因此全多工解码器包含N个互补输入动态逻辑电路中的所有2M群组。每一个动态多工解码器的每一个互补输入动态逻辑电路都接收一地址的位和该地址的反向位，该特殊位被解码以决定是其地址还是其反向的副本被提供到N-沟道评估路径或是P-沟道评估路径中。
更进一步的，P些选择位包含于其中(P是大于0且足以从N个编码地址中选择的整数)，举例来说，N＝2地址时，P＝1，N＝3或N＝4地址时，P＝2，N＝5～8地址时，P＝3，依此类推。每一个P选择位都被提供到每一个互补入动态逻辑电路的每一个P-沟道与N-沟道路径中。P位(在每一个互补输入动态逻辑电路的每一个评估路径中)的特殊组合或逻辑状态由互补输入动态逻辑电路决定，选择对应处理的地址。举例来说，如互补输入动态多工解码电路900所示，为了选择A地址，因此在互补输入动态逻辑电路902中，SEL信号于P-沟道评估路径中被提供，反之其反向副本SELB于对应的N-沟道评估路径中被提供。为了选择B地址，因此在互补输入动态逻辑电路906中，选择位SEL/SELB的逻辑状态为反向的。
虽然本发明已尽可能的提及某种程度上较佳的方式并将可考虑的细节部分详加描述，但其它方式或变化亦可能同时值得考虑。举例来说，一输出信号的特殊逻辑状态可依据其在逻辑电路中的使用而可能反向。此外，虽然本发明揭露考虑的应用是金属氧化物半导体(MOS)型态的元件，(包含互补MOS元件，及其类似如NMOS、PMOS晶体管)，但也可以已相同的方式应用于技术或型态类似的模拟型态上，如双载子元件等等。
最后，本领域技术人员可察觉到可以快速的使用此一公开的概念，使用此一具体的实施例当作设计或修改后的结构的基础，并得到与本发明相同的目的而不违背本发明的精神与范围者，本发明的保护范围以权利要求书所界定的范围为准。
权利要求
1.一种多工解码装置，其特征在于至少包含多个互补动态输入电路，其各自对应至少多个多位编码地址的一个，以及多个解码位的一个，其中每一个互补输入动态电路包含一互补P-逻辑与动态电路，其输出端耦合到一对应多个输出评估点的一个，该电路用以评估对应到该多个编码地址的一个地址值的位，以及评估有逻辑状态的数字选择值的位，以选择根据时钟脉冲信号反应的该对应编码地址；一互补N-逻辑与动态电路，其输出端耦合至一对应多个初步评估点的一个，该电路用以根据该时钟脉冲信号反应评估该地址值的反向位，以及评估该数字选择值的反向位；以及一导通元件，该元件耦合于该对应第二评估点与该对应第一评估点间，当该互补N-逻辑与动态电路评估失败时，该导通元件驱动该对应第二评估点为低电平；以及一与逻辑门，有多个输入端，每一个输入端皆耦合至一对应该多个输出评估点的一个，同时有一个输出端用来提供一对应该多个解码位的一个。
2.如权利要求1所述的装置，其特征在于，进一步包含至少一个反向器/驱动器，该反向器/驱动器有一输入端以接收该时钟脉冲信号，有一输出端以提供一个反向时钟脉冲信号到该导通元件。
3.如权利要求2所述的装置，其特征在于，该导通元件包含一N-沟道导通元件，该N-沟道导通元件有一栅极端耦合至该对应的初步评估点，漏极端耦合至该对应的输出评估点，源极端耦合至该反向器/驱动器的该输出端。
4.如权利要求2所述的装置，其特征在于，该至少一个反向器/驱动器是指包含多个反向器/驱动器，一个反向器/驱动器对应一该多个互补输入动态逻辑电路，每一个互补输入动态逻辑电路的输出端耦合至对应的导通元件。
5.如权利要求1所述的装置，其特征在于，为选择并解码N个编码地址之一，而每一个编码地址都有M个位，其中M与N皆为大于1的正整数，该数字选择值包含P个选择位，其中P是大于0的正整数，足够从该N个地址中选择，更进一步包含该多个互补输入动态电路包含2M组个N个互补输入动态电路，其中该2M组中的每一个皆解码成对应M解码位的一个，每一个组皆至少包含N个初步评估点集合与N个输出评估点集合；以及M组与逻辑门每组一个，每一个与逻辑门包含N个输入端耦合到对应的N输出评估点集合，同时有一输出端提供一对应该M解码位的一个。
6.如权利要求1所述的装置，其特征在于，该互补N-逻辑与动态电路包含多个N-沟道元件并联耦合于对应初步评估点与对应多个参考点间，每一个该N-沟道元件有一输出端接收一选择位与一地址位；一带头元件，接收该时钟脉冲信号并耦合至该对应初步评估点，当该时钟脉冲信号为低电平时，预先充电该对应初步评估点；以及一结尾元件，接收该时钟脉冲信号并耦合至对应参考点；其中该带头与结尾元件对该时钟脉冲信号反应，以驱动该多个N-沟道元件的评估。
7.如权利要求6所述的装置，其特征在于该带头元件包含一P-沟道元件，其源极端耦合至接地点，栅极端接收该时钟脉冲信号，漏极端耦合至对应初步评估点；其中该结尾元件包含一N-沟道元件，其源极端耦合至接地点，栅极端接收该时钟脉冲信号，漏极端耦合至该对应参考点。
8.如权利要求6所述的装置，其特征在于，更进一步包含一维持电路耦合于源电压与该对应初步评估点间。
9.如权利要求1所述的装置，其特征在于，该互补P-逻辑动态电路包含多个P-沟道元件并联耦合于对应输出评估点与源电压间，每一个该P-沟道元件有一输出端接收一选择位与一地址位；以及一带头元件，接收该时钟脉冲信号并耦合至该对应输出评估点，当该时钟脉冲信号为低电平时，预先充电该对应输出评估点，并当该时钟脉冲信号为高电平时，驱动该多个P-沟道元件评估。
10.如权利要求9所述的装置，其特征在于，该带头元件包含一P-沟道元件，其源极端耦合至源电压，栅极端接收该时钟脉冲信号，漏极端耦合至该对应输出评估点。
11.一种互补多工解码装置，其特征在于包含多个互补输入动态逻辑电路，每一个皆关于一对应多个多位编码地址的一个，同时皆关于一对应多个解码位的一个，每一个互补输入动态电路包含一P-逻辑电路包含多个并联耦合于源电压与对应多个输出评估点间的多个P-沟道元件，同时包含多个接收多个选择与地址位的输入端；一N-逻辑电路包含多个并联耦合于一对应多个初步评估点的一个与一对应多个参考点的一个的多个N-沟道元件，同时包含多个接收多个选择与地址位的反向的输入端；一第一带头元件耦合至该输出端，与一结尾元件耦合至该N-逻辑电路的该对应参考点，该第一带头与结尾元件对该时钟脉冲信号反应以便对该N-逻辑电路的该输出端预先充电同时驱动该N-逻辑电路评估；一第二带头元件耦合至该对应输出评估点，该带头元件对该时钟脉冲信号反应以便对该对应输出评估点预先充电同时驱动该P-逻辑电路评估；一导通元件耦合至该对应输出评估点并以该对应初步评估点控制，当该N-逻辑电路评估失败时，将该对应输出评估点拉至低电平；以及有一输出端与多个输入端的一输出逻辑门，每一个输入端耦合至对应该多个输出评估点的一个。
12.如权利要求11所述的装置，其特征在于，更进一步包含一时钟脉冲反向器/驱动器，其输入端接收该时钟脉冲信号，输出端提供对应的反向时钟脉冲信号；以及其中该导通元件包含一N-沟道导通元件，其栅极端耦合至该对应初步评估点，源极端耦合至该时钟脉冲反向器/驱动器的输出端，漏极端耦合至该对应输出评估点。
13.如权利要求11所述的装置，其特征在于，更进一步包含一维持电路耦合于源电压与该对应初步评估点间。
14.如权利要求11所述的装置，其特征在于，该第一带头元件包含一第一P-沟道元件，其源极端耦合至源电压，栅极端接收该时钟脉冲信号，漏极端耦合至该对应初步评估点，其中该第二带头元件包含一第二P-沟道元件，其源极端耦合至源电压，栅极端接收该时钟脉冲信号，漏极端耦合至该对应输出评估点，其中该结尾元件包含一N-沟道元件，其源极端耦合至接地点，栅极端接收该时钟脉冲信号，漏极端耦合至该对应参考点。
15.一种从多个多输入编码地址中选择并从所选择的位置中至少解码出一位的方法，其特征在于包含对每一个地址，合并每一个拥有逻辑状态的选择值，以对应地址的位选择一对应地址，形成多个与项集合；使用多个互补N-逻辑电路，对每一个与项集合评估其与逻辑函数的补码，当对应互补N-逻辑电路评估时，每一个互补N-逻辑电路将对应多个第一评估点的一个拉至低电平；使用多个互补P-逻辑电路，对每一个与项集合评估其与逻辑函数的补码，当对应互补P-逻辑电路评估时，每一个互补P-逻辑电路将对应多个第二评估点的一个拉至高电平；当对应N-逻辑电路评估失败时，通过一对应第一评估点的一个，控制一对应多个导通元件的一个，将一对应第二评估点拉至低电平；以及使用一逻辑门合并第二评估点以提供一解码位。
16.如权利要求15所述的方法，其特征在于，更进一步包含使用在对应第一评估点与参考点间并联耦合多个N-沟道元件实现每一个互补N-逻辑电路；于每一个参考点与接地点间提供一N-沟道结尾元件并以一时钟脉冲信号控制每一个结尾元件；同时使用在对应第二评估点与源电压间并联耦合多个P-沟道元件实现每一个互补P-逻辑电路。
17.如权利要求15所述的方法，其特征在于，将该对应第二评估点拉至低电平至少包含反向以及缓冲一时钟脉冲信号并提供一反向时钟脉冲信号；同时以通过导通元件的反向信号驱动对应第二评估点。
18.如权利要求15所述的方法，其特征在于，更进一步包含当对应互补N-逻辑电路评估失败时，保存一对应第一评估点被拉至高电平，以维持对应导通元件的活化。
全文摘要
本发明提供了一种互补输入动态多工解码装置及方法，其中该多工解码电路包含多重互补输入动态电路与一与逻辑门。每一个互补输入动态电路包含有一互补P－逻辑与动态电路；一互补N－逻辑与动态电路以及一导通元件。该互补P－逻辑与动态电路有一个输出耦合到一对应的输出评估点，评估对应编码地址值的位，以及有逻辑状态的选择编码地址的数字选择值的位。该互补N－逻辑与动态电路有一输出耦合至一对应的初步评估点，评估地址值的反向位以及数字选择值。该导通电路耦合于对应第一与第二评估点间，当互补N－逻辑与电路评估失败时，驱动该第二评估点为低电平。该与逻辑门耦合至该输出评估点，提供一对应的解码位。
文档编号H03K19/01GK1514544SQ20031010132
公开日2004年7月21日 申请日期2003年10月15日 优先权日2003年3月21日
发明者米尔·S·亚哲, 米尔 S 亚哲 申请人:智慧第一公司