专利名称：数字电位转换器及其集成电路的制作方法
技术领域：
本发明有关于电压转换电路，尤指一数字电位转换器，对于用来耦接至运作于高电位的外部元件的驱动元件，可维持其栅极氧化层的完整性，其中该驱动元件被缩小至不能承受高电压的输入。
背景技术：
本申请案主张以下美国申请案的优先权申请号为10/317,241，申请日为2002年12月11日。
随着集成电路设计和制程技术多年来的发展，工作电压有随着元件尺寸往下调整的趋势。超大规模集成电路(VLSI)，特别是微处理器，在尺寸与电压的缩小(scaling)上一向居于领先。因此，运作于低电压的VLSI元件必需通过一接口耦接至外部元件，如输出入(I/O)元件之类，而此种元件的缩小程度并不如VLSI元件那么大。但是，外部元件的驱动电压远高于VLSI元件的核心电压，因此许多现有的缩小VLSI元件有提供电压转换电路，以增加I/O信号电压振幅，使其可顺利地耦接至高电压的外部元件。
不过近几年来，VLSI元件的尺寸与工作电压都往下降，以致于在某些情况下，对于作为耦接至高电压外部元件的接口的缩小P通道元件而言，若同样的高电位用来驱动其输入端，则会发生栅极氧化层的崩溃。由于这些P通道元件已大幅地缩小，其栅极氧化层变得很薄，所以若其栅极处于数字电压范围的最低电压(如0伏特)，同时源极连接至高电压(如3.3伏特)，则源极至栅极电压VSG，通道至栅极电压VCG和漏极至栅极电压VDG，全部都会超过栅极氧化层的崩溃电压，称为VBROX。
在此之前，电压转换电路都是非常简单的，因为其只需提高逻辑1的电位(如从3.3伏特到5伏特)，并维持逻辑0的电位为零伏特。然而，随着硅元件持续地缩小，现有的电位转换技术明显变得不利。例如，现今VLSI元件以0.18微米制程制造，因此在一典型元件中，栅极氧化层的厚度大约为40埃。本领域技术人员可知，二氧化硅(SIO2)的崩溃电压约为107伏特/厘米(V/CM)，而将栅极电压限制在大约崩溃值的60％是恰当的。因此，对于0.18微米元件而言，一个适当的崩溃临界值VBROX约为2.4伏特。0.18微米元件一般运作于VDD＝I.8伏特(相对于接地的0伏特)，所以其逻辑1为1.8伏特而逻辑0为0伏特。因此，在核心电位下，并没有栅极氧化层崩溃的问题。但是，这些元件一般皆必需耦接至运作于较高电位(如3.3伏特)的外部互补式金属氧化物半导体(CMOS)元件。其结果是，将0.18微米P通道输出元件拉高至3.3伏特，而同时将栅极电压维持在0伏特，如此极可能损坏P通道元件的栅极氧化层。所以，传统的电压转换电路在这些情况下是行不通的。
较新的调整输出电位的技术，是利用数字与模拟两种电路，将位于核心电位的逻辑1提高至外部元件的高电位，并将逻辑0从0伏特提升到一中间电位。此中间电位低到足以导通P通道元件，且高到能防止栅极氧化层的崩溃。模拟电路则用来产生逻辑0的偏压给数字电路，如此便可将逻辑0设定于相对0伏特的中间电位上。然而，模拟元件体积大且耗电多，并不适合VLSI元件的应用。
因此，所需要的是可以控制缩小P通道输出驱动元件的技术，此种元件由于缩小的程度很大，使其栅极氧化层太薄，无法承受如其所需高输出电位般的输入讯号电位，而易于产生栅极氧化层的崩溃。
发明内容
本发明提供了一数字电位转换器的实施例，其在一电压转换范围内驱动一缩小驱动元件的输入端，以避免该缩小驱动元件发生栅极氧化层崩溃。该缩小驱动元件具有运作于一高电压范围的输出端，所以该电压转换范围是将一逻辑信号的相关电压从一较低电位偏移至一中间电位，以维持崩溃临界值及保护该缩小驱动元件。该数字电位转换器是以数字元件实作，以避免使用模拟偏压元件。该数字电位转换器和该缩小驱动元件可实作在同一个集成电路(IC)上，并与核心电路使用相同的制程技术，以使得此IC可直接耦接至运作于高电位的外部元件，而不会损坏核心电路或缩小驱动元件。
本发明所提供的数字电位转换器的实施例，其包括一数字电压限制器和一数字电位转换开关。该数字电压限制器耦接至分别具有第一和第二电位的第一和第二电压源，以界定第一电压范围。该数字电压限制器接收一操作在第一电压范围内的数字输入信号，并提供一对应的电压限制信号，其操作于第二电位和一中间电位间的限制电压范围内，其中该中间电位介于第一和第二电位之间。该中间电位的选取，是用以避免输入过量电压至缩小驱动元件。该数字电位转换开关耦接至第三电压源和第一电压源，其中第三电压源具有高于第二电位的第三电位。该数字电位转换开关接收该电压限制信号，并配合该电压限制信号的切换，于中间电位和第三电位所界定的电压转换范围内，对应地切换一电压转换数字信号。
本发明还提供了一数字电位转换器的另一实施例，其包含一数字分压器(digital voltage divider)和一数字电位转换开关。该数字分压器包括有P通道元件，耦接在一参考电压和第一电压源之间。该数字分压器接收操作于参考电压和第一电压源间的电压范围内的一数字输入信号，并具有一接点，以形成一电压限制信号。该电压限制信号运作于第一电压源和一中间电压间的一限制电压范围，并具有一介于参考电压和第一电压源间的电位。该数字电位转换开关包含以互补组态耦接于参考电压和第二电压源之间的P通道和N通道元件。该第二电压源具有高于第一电压源的电位。该数字开关具有用来接收该电压限制信号的输入端，以及提供一转换数字信号的输出端，其中该转换数字信号运作在中间电压和第二电压源间的电压转换范围。
本发明还提供了一集成电路(IC)的实施例，其包括有一核心电路、一数字电位转换器和一缩小驱动元件。该核心电路耦接至一参考电压和第一电压源，并产生运作于一较低电压范围内的第一数字信号，其中该较低电压范围由参考电压和第一电压源所界定。该数字电位转换器耦接至参考电压和第一电压源，并耦接至第二电压源。第二电压源高于第一电压源。该数字电位转换器接收第一数字信号，并提供一表示第一数字信号的转换数字信号。该转换数字信号运作于第二电压源和一中间电压之间，其中该中间电压介于参考电压和第一电压源间。该缩小驱动元件接收该转换数字信号，并提供一表示第一数字信号的第二数字信号。该第二数字信号运作于由参考电压和第二电压源所界定的一高电压范围。该转换数字信号运作于中间电压，以防止缩小驱动元件发生氧化层崩溃。
本发明的技术方案是这样实现的
一种数字电位转换器，其特征在于，用以驱动一缩小驱动元件的一输入端，该缩小驱动元件具有一运作于一高电压范围的输出端，该数字电位转换器包含一数字电压限制器，耦接至分别具有第一和第二电位的一第一和一第二电压源，以界定一第一电压范围，该第二电位高于该第一电位，该数字电压限制器接收一操作于该第一电压范围的数字输入信号，并提供一对应的电压限制信号，该电压限制信号操作于该第二电位和一中间电位间的一限制电压范围内，其中该中间电位介于该第一和第二电位之间；以及一数字电位转换开关，耦接至一第三电压源和该第一电压源，其中该第三电压源具有高于该第二电位的一第三电位，该数字电位转换开关接收该电压限制信号，并配合该电压限制信号的切换，于该中间电位和该第三电位所界定的一电压转换范围内，对应地切换一电压转换数字信号；其中该中间电位的选取，用以避免该缩小驱动元件的栅极氧化层崩溃。
该数字电压限制器包含一数字分压器，该数字分压器具有一接收该数字输入信号的输入端，以及一形成该电压限制信号的接点。
该数字电位转换开关包含一P通道电路，耦接于该第三电压源和至少一偏压节点之间，该P通道电路耦接至该接点，以接收该电压限制信号，并配合该电压限制信号的切换，切换该电压转换数字信号；以及一N通道电路，耦接于该第一和第二电压源，并以一互补组态与该P通道电路耦接于该至少一偏压节点上，该N通道电路接收该数字输入信号，并使该P通道电路易于切换该电压转换数字信号。
该数字电压限制器包含一第一P通道元件，具有一栅极以接收该数字输入信号，并具有一源极和一漏极耦接于该第二电压源和一接点之间；以及一第二P通道元件，具有一源极耦接至该接点，一漏极耦接至该第一电压源，以及一栅极接收该数字输入信号；其中该第二P通道元件的大小是相对于该第一P通道元件而定，以避免该电压限制信号的大小低于该中间电位。
该第二P通道元件的大小大于该第一P通道元件，以使得当该数字输入信号向该第一电位切换时，该第二P通道元件开始关闭。
还包含一第三P通道元件，具有一栅极，并具有一源极和漏极耦接于该第二电压源和该接点之间；以及一反相器，具有接收该数字输入信号的一输入端，及耦接至该第三P通道元件的该栅极的一输出端；其中该第三P通道元件于导通时，将该接点拉至该第二电位。
该数字电位转换开关包含第一、第二和第三P通道元件，每一P通道元件具有N型井，耦接至该第三电压源，且每一P通道元件具有一源极、一漏极和一栅极；该第一P通道元件的源极耦接至该第三电压源，其漏极则耦接至一输出节点，该输出节点耦接至该第二P通道元件的源极和该第三P通道元件的栅极，其中该输出节点形成该电压转换数字信号；该第二P通道元件的漏极耦接至该第一电压源，其栅极则耦接至提供该电压限制信号的该接点；该第三P通道元件的源极耦接至该第三电压源，其漏极则耦接至该第一P通道元件的栅极；以及一第一N通道元件，其源极耦接至该接点，其漏极耦接至该第一P通道元件的漏极，而其栅极则耦接至该第一P通道元件的栅极。
该数字电位转换开关还包含一第二N通道元件，具有一源极、一漏极耦接至该第二P通道元件的漏极，以及一栅极耦接至该第二电压源；一第三N通道元件，具有一源极耦接至该第一电压源，一漏极耦接至该第二N通道元件的源极，以及一栅极用以接收一反相数字输入信号；以及一反相器，具有一接收该数字输入信号的输入端，及一提供该反相输入信号的输出端。
本发明还提供了一种数字电位转换器，其特征在于包含有一数字分压器，包括多个P通道元件，耦接于一参考电压和一第一电压源之间，该数字分压器接收操作于该参考电压和该第一电压源间的一第一电压范围内的一数字输入信号，并具有一接点，以形成一电压限制信号，该电压限制信号运作于该第一电压源和一中间电压间的一限制电压范围，该中间电压具有一介于该参考电压和该第一电压源间的电位；以及一数字电位转换开关，包含多个以一互补组态耦接于该参考电压和一第二电压源之间的P通道和N通道元件，该第二电压源具有高于第一电压源的电位，该数字开关具有用来接收该电压限制信号的一输入端，以及提供一转换数字信号的一输出端，该转换数字信号运作在该中间电压和该第二电压源间的一电压转换范围。
该数字分压器包含一第一P通道晶体管，具有一栅极以接收该数字输入信号、一源极耦接至该第一电压源，以及一漏极耦接至一第一接点；一第二P通道晶体管，具有一源极耦接至该第一接点、一漏极耦接至该参考电压，以及一栅极以接收该数字输入信号；一反相器，具有一输入端以接收该数字输入信号，以及一输出端以提供一反相输入信号，其中该数字输入信号和该反相输入信号都运作在该第一电压范围；一第三P通道晶体管，具有一栅极以接收该反相输入信号、一源极耦接至该第一电压源，以及一漏极耦接至一第二接点；一第四P通道晶体管，具有一源极耦接至该第二接点、一漏极耦接至该第二电压源，以及一栅极以接收该数字输入信号；其中该第二和第四P通道晶体管的大小分别相对于该第一和第二P通道晶体管而定，以使得一对互补的电压限制信号分别于该第一和第二接点形成，且皆运作于该限制电压范围内；一第五P通道晶体管，具有一源极耦接至该第一电压源、一漏极耦接至该第一接点，以及一栅极以接收该反相输入信号；以及一第六P通道晶体管，具有一源极耦接至该第一电压源、一漏极耦接至该第二接点，以及一栅极以接收该数字输入信号。
该数字电位转换开关包含一第七P通道晶体管，具有一栅极耦接至该第一接点，且具有一源极与一漏极；一第八P通道晶体管，具有一源极耦接至该第二电压源、一漏极耦接至该第八P通道晶体管的源极，以及一栅极；一第九P通道晶体管，具有一源极耦接至该第三电压源、一漏极耦接至该第八P通道晶体管的栅极，以及一栅极耦接至该第八P通道晶体管的漏极；一第十P通道晶体管，具有一栅极耦接至该第二接点、一源极耦接至该第九P通道晶体管的漏极，以及一漏极；一第一N通道晶体管，具有一源极耦接至该参考电压、一栅极以接收该反相输入信号，以及一漏极；一第二N通道晶体管，具有一源极耦接至该第一N通道晶体管的漏极、一栅极耦接至该第一电压源，以及一漏极耦接至该第七P通道晶体管的漏极；一第三N通道晶体管，具有一源极耦接至该第一接点、一栅极耦接至该第八P通道晶体管的栅极，以及一漏极耦接至该第八P通道晶体管的漏极；一第四N通道晶体管，具有一源极耦接至该参考电压、一栅极以接收该数字输入信号，以及一漏极；一第五N通道晶体管，具有一源极耦接至该第四N通道晶体管的漏极、一栅极耦接至该第一电压源，以及一漏极耦接至该第十P通道晶体管的漏极；以及一第六N通道晶体管，具有一源极耦接至该第二接点、一栅极耦接至该第九P通道晶体管的栅极，以及一漏极耦接至该第九P通道晶体管的漏极；其中一对互补的数字输出信号形成于该第八与第九P通道晶体管的栅极，且皆运作于该电压转换范围。
该第一、第二、第三、第四、第五和第六P通道晶体管皆具有耦接至该第一电压源的N型井，且该第七、第八、第九和第十P通道晶体管皆具有耦接至该第二电压源的N型井。
该第二与第五N通道晶体管于正常运作下维持在导通状态，以分别分担该第一与第四N通道晶体管的负载。
该第三与第六N通道晶体管于正常运作下操作在个别的线性区，而不操作在饱和区。
本发明还提供了一种集成电路，包括有一核心电路，耦接至一参考电压和一第一电压源，用以产生运作于一较低电压范围内的一第一数字信号，其中该较低电压范围由该参考电压和该第一电压源所界定；一数字电位转换器，耦接至该参考电压和该第一电压源，并耦接至一第二电压源，该第二电压源高于该第一电压源，该数字电位转换器用以接收该第一数字信号，并提供一表示该第一数字信号的转换数字信号，其中该转换数字信号运作于该第二电压源和一中间电压之间，该中间电压介于该参考电压和第一电压源间；以及一缩小驱动元件，用以接收该转换数字信号，并提供一表示该第一数字信号的第二数字信号，其中该第二数字信号运作于由该参考电压和第二电压源所界定的一高电压范围，其中该转换数字信号运作于该中间电压，以防止该缩小驱动元件发生氧化层崩溃。
该数字电位转换器包括有一数字电压限制器，耦接至该参考电压和第一电压源，配合该第一数字信号的切换，于该中间电压和该参考电压间切换一电压限制数字信号；以及一数字电位转换开关，耦接至该数字电压限制器，且耦接至该参考电压和第二电压源，配合该电压限制数字信号的切换，于该中间电压和该参考电压间切换该转换数字信号。
该数字电压限制器包括有多个P通道晶体管，具有缩小的尺寸，且耦接成一数字分压器，以接收该第一数字信号并具有一接点以提供该电压限制数字信号；以及其中该数字电位转换开关包括有多个P通道与N通道晶体管，耦接为一互补组态，具有一接收该电压限制数字信号的输入端及一提供该转换数字信号的输出端。
图1为一包含数字电位转换电路的系统的简化方块图，其中该电路依据本发明的一实施例所实作；图2为本发明的图1的电位转换电路的一示范实施例的简化方块图；图3为本发明的图1的电位转换电路的另一示范实施例的详细电路图。
其中，附图标记说明如下
100系统101核心电路103数字电位转换电路105缩小驱动元件107外部元件109 IC111第一电压源接脚 113第二电压源接脚115第三电压源接脚201数字电压限制器203数字电位转换开关205 P通道电路207 N通道电路301反相器 303接点305接点307第一输出节点309互补输出节点具体实施方式
本发明的其它特征和优点，在参阅下面结合附图的详细说明后，将可更加清楚。
以下的说明是在一特定实施例及其必要条件的脉络下而提供的，可使本领域技术人员能够利用本发明。然而，各种对该较佳实施例所作的修改，对本领域技术人员而言是显而易见的，并且，在此所讨论的一般原理，并可应用至其它实施例。因此，本发明并不限于此处所展示与叙述的特定实施例，而是具有与此处所公开的原理与新颖特征相符的最大范围。
本案发明人已注意到，有需要使用缩小驱动元件，其须具有高输出电压，但却不能容许高输入电压。因此，发明人提出一种全数字电位转换电路，可在适当电位驱动缩小驱动元件，以避免其栅极氧化层崩溃，如下文图1至图3的部份所述。
图1为包含有一数字电位转换电路103的系统100的简化方块图，其中此数字电位转换电路103是依据本发明的一具体实施例实作的。此处“数字”是指元件以类似一开关的方式运作，此开关具有多个分离的操作点，各操作点关联于不同的逻辑状态与/或电位。一核心电路101是经由第一电压源信号VDDL接收功率，此第一电压源信号具有相对于共同或参考电压源信号REF的一电位或电压量，而参考电压源信号REF并被送至核心电路101。一功率源或电压源(图中未显示)产生一来源电压于VDDL和REF之间。VDDL和REF共同决定第一或较低电压范围，便于提供功率给核心电路101内的元件。核心电路101至少产生一个逻辑信号或数字信号LDS，以提供给电位转换电路103的输入端。LDS信号具有位于或接近REF的电位的第一逻辑状态，以及位于或接近VDDL的电位的第二逻辑状态。这些逻辑状态通常被称为逻辑壹或“1”以及逻辑零或“0”。此处正逻辑或负逻辑皆可采用，因此任一个逻辑状态1或0都可能对应到REF或VDDL。电位转换电路103耦接至VDDL和REF，可提供功率给内部的数字电路，以致能LDS信号的逻辑状态的侦测，下文会进一步说明。
电位转换电路103发出一转换逻辑或数字信号SDS，送至一缩小驱动元件105的输入端。缩小驱动元件105耦接于第二电压源信号VDDH和REF两者间，而此两者决定了第二或高电压范围。另一功率源或电压源(图中未显示)产生一来源电压于VDDH和REF之间。VDDH的大小比VDDL高，所以与VDDH相关的第二电压范围也比与VDDL相关的第一电压范围来得大。通常电压源VDDL和VDDH两者皆为正，不过本发明则使用负电压源。缩小驱动元件105产生一逻辑输出信号或数字输出信号ODS给至少一也耦接至VDDH和REF的“外部”元件107。ODS信号运作于第二电压范围，此电压范围具有第一和第二逻辑状态0与1，其各自的电位为VDDH或REF的电位。由于正逻辑或负逻辑皆可采用，任一个逻辑状态1或0都可能会对应到REF或VDDH。外部元件107相对于核心电路101而言是属于“外部”，且可能是任一类型的输出入I/O元件，以作为核心电路101的接口。
在运作上，会希望将核心电路101所设定的LDS信号的逻辑信息，传送至外部元件107。然而，外部元件107在设计上，是利用电位定义于第二电压范围VDDH-REF内的逻辑信号来运作，此高电压范围VDDH-REF大于第一或较低电压范围VDDL-REF。因此，外部元件107必须被驱动至高于LDS信号的电位，以便于逻辑切换。通过电位转换电路103，LDS信号被转换为SDS信号，其中，SDS信号运作在以VDDH电位为基础的一电压转换范围中，且适用于驱动缩小驱动元件105的输入端。此电压转换范围并未延伸至整个高电压范围，所以SDS信号仍是一数字的电压转换信号。VDDH被送至电位转换电路103，使电位转换电路103能运作在此电压转换范围内。缩小驱动元件105配合SDS信号的切换，在整个高电压范围内切换ODS信号，以驱动外部元件107的输入端。因此，电位转换电路103和缩小驱动元件105合力将运作在较低电压范围(适用于核心电路101)的LDS信号转换成运作在整个电压范围(适用于外部元件107)的ODS信号。以此方式，核心电路101可成功地将逻辑信息传送至外部元件107。
缩小驱动元件105包含有一或多个缩小P通道元件(图中未显示)，以提供外部元件107的高电位所需的接口。然而，若整个高电位范围被用来驱动这些缩小P通道元件的输入端，其可能会发生栅极氧化层的崩溃。尤其是，缩小驱动元件105可能将ODS信号设定于接近VDDH的电位，但同时SDS信号却不能被拉至REF的电位，因为横跨缩小驱动元件105的电位差VDDH-REF会造成内部P通道元件105的栅极氧化层崩溃。电位转换电路103会在介于一中间电位(INT)和VDDH电位间的电压转换范围，来切换SDS信号。INT电位的大小高于REF，并且其值的选取是要使电压转换范围VDDH-INT不会超出缩小驱动元件105内的P通道元件的崩溃电压。更具体来说，当SDS被驱动至INT电位时，ODS信号可被驱动至VDDH的电位，而不必冒着造成缩小驱动元件105内P通道元件的栅极氧化层崩溃的危险。
如前所述，集成电路设计和制程技术的进展，使得工作电压随着元件尺寸缩小而往下调整。VLSI电路，特别是微处理器，在尺寸与电压的缩小上一向居于领先。因此，在较低电压运作的VLSI元件常需要通过一接口，与缩小程度不那么大的外部元件耦接。例如，核心电路101可能是整合进IC 109的VLSI元件，而我们希望能将IC 109直接耦接到外部元件107。在一实施例中，电位转换电路103和缩小驱动元件105皆整合进相同的IC 109，如同核心电路101。进一步的，核心电路101、电位转换电路103和缩小驱动元件105皆使用相同的电路缩小技术来实作，可使构成这些电路的N通道与P通道元件都具有相当薄的栅极氧化层。以此方式，IC 109包括了数个外部的来源接脚或端子，用以耦接至个别的电压源。例如，如图所示，IC 109包括有耦接至VDDL的第一电压源接脚111，耦接至REF的第二电压源接脚113，以及耦接至VDDH的第三电压源接脚115。在IC 109内，VDDL耦接至核心电路101和电位转换电路103，VDDH耦接至电位转换电路103和缩小驱动元件105，而REF则耦接至核心电路101、电位转换电路103以及缩小驱动元件105。
值得注意的是，本发明并不限于前述的实施例，即电位转换电路103和缩小驱动元件105是以相同制程实作与/或在同一颗IC上的情况，如同核心电路101。实际上，每个电路可以分开实作，而不会脱离本发明的精神和范围。不过，以类似的制造技术将这些电路设计或制造在同一颗IC上，有明显的优点，就如本领域技术人员所熟知的。另外，也可以使用数字与模拟两种电路，将较高电压的逻辑状态转换至外部元件107的高电位，而将较低电压的逻辑状态转换至一较高电位(如INT)，以进行输出电压的调整。在此情形下，模拟电路是用来提供一逻辑偏压给数字电路。然而，模拟元件尺寸大，且耗费功率大，因此并不适用于VLSI元件。将模拟元件直接做在IC 109上，就违背VLSI的目的了，而若将模拟元件实作于IC外部，又会耗去宝贵的电路板的空间及功率。
在一更具体的实施例中，IC 109是采0.18微米制程制造的VLSI元件，其包括具有厚度约40埃的栅极氧化层的金属氧化物半导体(MOS)元件。例如，核心电路101可能是微处理器，需要将尺寸和电压做最大程度的缩小。如前所述，这些元件的栅极氧化层崩溃电压VBROX大约为2.4伏特。VDDL相对于REF而言，一般为1.8伏特，而REF一般是0伏特或接地。既然用于核心电路101的最大电位低于崩溃电压很多，就不需担心氧化层会崩溃。在此具体实施例中，外部元件107包含3.3伏特的CMOS元件，所以当REF是0伏特时，VDDH约为3.3伏特。而且，缩小驱动元件105包括0.18微米的P通道元件，用来耦接至3.3伏特的外部元件107。电位转换电路103使SDS信号运作于大约1.0伏特和3.3伏特之间，而INT约为1.0伏特。在此实施例中，电压转换范围约为2.3伏特。在此情况下，整合于IC 109的缩小驱动元件105的P通道元件的栅极不会降至约1伏特以下，所以最大电压范围是2.3伏特。既然2.3伏特低于崩溃电压VBROX(约2.4伏特)，几乎就不会有P通道元件的栅极氧化层崩溃的风险。
值得注意的是，虽然此处是以0.18微米元件及其相关电位，阐述本发明用以处理缩小CMOS元件的相关问题的解决方案。但相同的方案一样可应用在较大及较小的元件。这是因为栅极氧化层崩溃的现象不只与元件制造过程有关，也与元件的应用，即元件所要耦接的元件的电压要件密切相关。因此，本发明并不限于0.18微米元件及其相关电位，而可应用于任何一种有实作缩小尺寸与电压的技术。并且，电压源信号可能有不同的电位和极性，以界定一特定制程的任何可实施的电压范围。例如，REF可被转换至非零的电位，而其它的电压源也跟着转换，以定出理想的或适当的电压范围。崩溃电压是依据制程、应用情形和相对电位而定，以保护缩小驱动元件的栅极氧化层。
在前述实施例中，电位转换电路103是实作在IC 109上，并包括数字逻辑，以提供一适合驱动缩小驱动元件105输入端的转换逻辑电压范围。在一实施例中，电位转换电路103包括0.18微米元件，该0.18微米元件具有厚度约40埃的栅极氧化层，且运作于1.8伏特的核心电压源电位。电位转换电路103是用于驱动缩小驱动元件105，后者包括工作电压提升至3.3伏特的0.18微米P通道元件。这些P通道元件产生耦接至外部元件107所需的3.3伏特逻辑电位，所以电位转换电路103可将施加于P通道元件的电压范围大小维持在低于2.4伏特，以避免栅极氧化层崩溃。例如，在一实施例中，电位转换电路103限制SDS信号免于降至约1伏特以下，使得横跨于缩小驱动元件105的最大电压为2.3伏特。
图2为本发明的电位转换电路103的一示范实施例的简化方块图。在此范例中，电位转换电路103具有两个主要阶段，包括一数字电压限制器201和一数字电位转换开关203。数字电压限制器201耦接至VDDL和REF，并接收LDS信号。数字电压限制器201于电压范围VDDL-REF内，侦测LDS信号在高与低逻辑状态间的切换，并配合LDS信号的切换，将一对应的电压限制信号VLS切换至数字电位转换开关203，以传送LDS信号的逻辑信息。数字电压限制器201可将VLS信号保持在一受限制的电压范围内，即VDDL与INT的电位之间，其中INT电位高于REF。特别是，VLS信号的一逻辑状态(如逻辑1)是设定在约VDDL的电位，而其它相反的逻辑状态(如逻辑0)则设定在INT的电位，或者将情况反过来。
数字电位转换开关203包括一P通道电路205，其参考至VDDH，可接收VLS信号，并设定SDS信号。P通道电路205响应VLS信号的切换而切换SDS信号，以将LDS信号的逻辑信息传递至缩小驱动元件105。P通道电路205可将SDS信号保持在VDDH与中间电位INT间的电压范围内。特别是，SDS信号的一逻辑状态(如逻辑1)是设定在约VDDH的电位，而其它相反的逻辑状态(如逻辑0)则设定在INT的电位，或者情况反过来。如前所述，INT电位是相对于VDDH的电位而选取，以避免缩小驱动元件105的P通道元件的栅极氧化层崩溃。因此，SDS信号可传递来自核心电路101的LDS信号的逻辑信息，同时维持缩小驱动元件105的栅极的完整性。
在图2所示的实施例中，数字电位转换开关203是以一种互补方式进行组态，并且包括一N通道电路207，其经由至少一偏压节点209耦接至P通道电路205。N通道电路207耦接并参考至VDDL和REF，而将偏压节点209维持在足够高的电位，以防止P通道电路205内的元件崩溃。N通道电路207接收LDS信号，并配合LDS信号的切换做切换，以便于P通道电路205的切换。一般而言，N通道电路207和P通道电路205以互补切换的方式协同运作，使SDS信号可出现于VDDH和INT间的整个电压转换范围。
图3为本发明的电位转换电路103的另一示范实施例的详细电路图。数字电压限制器201和数字电位转换开关203(含P通道电路205和N通道电路207)的特定实施例细节，在图中有进一步解说。数字电压限制器201包括P通道晶体管P1-P6和一反相器301。反相器301用以产生LDSB信号，其为LDS信号的反相信号。需注意的是，此处B附加在信号名称后，是表示逻辑上的否定，其中反相或互补信号具有相反的逻辑状态。P通道晶体管P1-P6的N型井(N well)耦接至VDDL。LDS信号被送至P通道晶体管P1、P3及P6的栅极与反相器301的输入端。LDSB信号则被送至P通道晶体管P2、P4及P5的栅极。P2、P3、P5和P6的源极耦接至VDDL。P1的源极和P2与P3的漏极耦接于一接点303，以形成电压限制信号VLS。P1的漏极耦接至REF，此REF在图标的实施例中为接地或0伏特。以类似的方式，P4的源极和P5与P6的漏极耦接于另一接点305，以形成电压限制信号VLSB。P4的漏极并耦接至REF。请注意，VLSB信号并非VLS信号的反相信号，但由于电路对称性以及反相器301响应LDS信号切换的运作，所以一般假定其为相反的逻辑状态。
数字电位转换开关203包括P通道晶体管P7、P8、P9和P10，以及N通道晶体管N1、N2、N3、N4、N5和N6(N1-N6)。在图中所示的组态，P通道电路205包括晶体管P7-P10，而N通道电路207包括晶体管N1、N2、N4和N5。VDDH被送至P8与P10的源极。P8的漏极耦接至P10的栅极、P7的源极、N3的漏极和N6的栅极。SDS输出信号形成于耦接至P8漏极的第一输出节点307。P7的栅极和N3的源极耦接于接点301，以接收VLS信号。以类似的方式，P10的漏极耦接至一互补的输出节点309，其耦接至P8的栅极、P9的源极、N6的漏极和N3的栅极。一反相输出信号SDSB形成于输出节点309。P9的栅极和N6的源极耦接于接点303，以接收VLSB信号。P通道晶体管P7-P10的N型井皆耦接至VDDH。虽然缩小驱动元件105于前文中是耦接至SDS信号，SDS与SDSB信号任一或两者皆可驱动缩小驱动元件的输入端，且这两个输出信号皆于VDDH-INT的电压转换范围间作切换，如下文进一步所述。
P7的漏极和N2的漏极是耦接于一节点B1。P9的漏极和N5的漏极则耦接于一节点B2。节点B1和B2合起来及代表图2的偏压节点209。N2和N5的栅极耦接至VDDL。N2的源极耦接至N1的漏极，而N1的源极耦接至REF。N5的源极耦接N4的漏极，N4的源极耦接至REF。反相器301的输出端耦接至N1的栅极，以接收VLSB信号，而VLS信号则用以驱动N4的栅极。
P通道晶体管P1和P4的大小，分别相较于P通道晶体管P3和P5而言是大的。由于此种相对的尺寸，P1和P3分别与P4和P5合力运作，以作为分压器。P1和P4不可向下拉至接地端(0伏特)，此因漏极接地的P通道晶体管不能向下拉至0伏特。当VLS和VLSB信号往0伏特下降时，P1和P4的基体效应(body effect)以及P3和P5所提供的电流，合力使得P1和P4于中间电位INT开始关闭。以此种方式，VLS和VLSB信号不会降到中间电位INT以下，其中INT电位是由P3到P1与P5到P4的大小比例而定。相对于VDDL与REF电位的INT电位，则由P1和P4(分别与P1和P3比较)的大小比例而定。例如，要拉高INT，则需提高P3到P1与P5到P4的大小比例，要降低INT，则降低此大小比例。P3和P1的大小比例应该大约相等于P5和P4的大小比例，以维持VLS和VLSB信号运作在大约相同的电压范围，虽然相对大小比例视需要可有不同。
运作上，当LDS信号被拉向REF时，接点303被拉至INT电位。P3导通，而P1则处于微弱的导通状态，由P3提供的电流所决定。LDSB信号被拉向VDDL，而使P2、P4和P5关闭。P6导通，且如同一拉高电压的元件运作，将VLSB信号拉至VDDL电位。以类似的方式，当LDS信号被拉向VDDL时，P1、P3和P6为关闭状态。反相器301将LDSB信号拉往接地电位，使P2和P5导通，而P4则随着由P5所提供的电流而微弱地导通。因此，VLSB电位被拉至INT电位，而VLS信号电位则被P2拉至VDDL电位。以此方式，VLS信号和VLSB信号响应LDS信号的切换，于INT和VDDL间作切换。
当LDS信号为低电位时，VLS被拉向下至INT电位，而使P7导通。P7导通时，会将SDS信号拉低，而使P10导通。P10导通时，会将SDSB信号拉向VDDH，而使P8关闭。当SDSB信号被拉高时，N3导通，所以SDS信号通过N3降至VLS的INT电位。同时，LDSB信号为高电位，且VLSB信号被拉高至VDDL电位，而使P9关闭。
当LDS信号为高电位时，VLSB被拉低至INT电位，而使P9导通。P9导通时，会将SDSB信号拉低，而使P8导通。P8导通时，会将SDS信号拉向VDDH，而使P10关闭。当SDS信号被拉高时，N6导通，所以SDSB信号通过N6降至VLSB的INT电位。同时，VLS信号被拉高至VDDL电位，而使P7关闭。以此种方式，SDS和SDSB信号响应LDS和LDSB信号在REF和VDDL电位间的切换，在INT和VDDH电位间进行切换。在此互补的组态中，SDS和SDSB信号被切换至彼此的相反逻辑状态。在一实施例中，INT接近1.0伏特，而VDDH接近3.3伏特，所以SDS和SDSB信号在1与3.3伏特间摆荡，总电压范围为2.3伏特。
LDS信号为高电位时，会使N4导通；低电位时则使N4关闭。同样地，LDSB信号为高电位时，会使N1导通；低电位时则使N1关闭。N2和N5一直维持在导通状态，通过避免晶体管N1和N4其中之一接收高的漏极至源极电压VDS，以分别保护N1和N4。在一般正常运作下，当N1导通时，N1和N5分担负载，而当N4导通时，N4和N5分担负载。当P8导通(且N1关闭)时，N1/N2的组合需将P7确实关闭。否则，可能会有电流流经P7，其可能使SDS信号的电位无法达到VDDH电位。同样地，当P10导通(且N4关闭)时，N4/N5的组合需将P9确实关闭，以使SDSB信号实质上达到VDDH。
当P8为关闭状态时，N3可协助使P8的漏极降至INT电位。同样地，当P10为关闭状态时，N6可协助使P10的漏极降至INT电位。由于晶体管N3和N6分别的运作，SDS和SDSB信号并未降至比VLS和VLSB信号所分别设定的INT电位还低。为避免氧化层崩溃，在正常运作下，N3和N6操作在线性区域(即VDS＜(VGS-VTH))而非饱和区，所以当其栅极切换至高电位，其栅极至通道电压总是在一安全电位。如本领域技术人员所知，VTH是N通道晶体管的栅极至源极的临界电位。N3和N6的栅极大体上为INT电位(如1伏特)，此因其通道为完全形成的(fully formed)。否则，若允许N3和N6操作在饱和区，则其通道将被截止，且栅极为0伏特，因而超出氧化层崩溃电位。
虽然本发明已参照特定较佳实施例而详细说明如上，但也有可能考虑到其它变化的实施例。例如，前述的互补组态中，还可实施一单一的输出转换元件。而且，特定的电位与/或电压范围依元件类型或制造过程可以互不相同。虽然0.18微米元件的相关电位已在示范的实施例中作了说明，而本领域技术人员还可了解到，本发明可应用在相关的相同或不同电位的较小与较大的元件。另外，正逻辑或负逻辑也可被考虑到，并且实际电压值可能为正或负值。本发明是关于转换一任意逻辑值的相关电压量，以避免过量的电压施加于缩小驱动元件上。
此外，一般MOS类型元件的栅极氧化层崩溃的现象不只与元件制造过程有关，也与元件的应用，包括元件所要耦接的元件的电压要件密切相关。例如，虽然前述实施例中的电位转换电路103包括两个阶段，如果利用相同制程，则还可包括额外的中间数字切换阶段，以耦接至运作于更高电位(如5伏特)的外部元件。
总之，以上所述仅为本发明的较佳实施例而已，当不能以之限定本发明所实施的范围。凡依本发明权利要求所作的均等变化与修饰，皆应仍属于本发明权利要求书涵盖的范围内。
权利要求
1.一种数字电位转换器，其特征在于，用以驱动一缩小驱动元件的一输入端，该缩小驱动元件具有一运作于一高电压范围的输出端，该数字电位转换器包含一数字电压限制器，耦接至分别具有第一和第二电位的一第一和一第二电压源，以界定一第一电压范围，该第二电位高于该第一电位，该数字电压限制器接收一操作于该第一电压范围的数字输入信号，并提供一对应的电压限制信号，该电压限制信号操作于该第二电位和一中间电位间的一限制电压范围内，其中该中间电位介于该第一和第二电位之间；以及一数字电位转换开关，耦接至一第三电压源和该第一电压源，其中该第三电压源具有高于该第二电位的一第三电位，该数字电位转换开关接收该电压限制信号，并配合该电压限制信号的切换，于该中间电位和该第三电位所界定的一电压转换范围内，对应地切换一电压转换数字信号；其中该中间电位的选取，用以避免该缩小驱动元件的栅极氧化层崩溃。
2.如权利要求1所述的数字电位转换器，其特征在于，该数字电压限制器包含一数字分压器，该数字分压器具有一接收该数字输入信号的输入端，以及一形成该电压限制信号的接点。
3.如权利要求2所述的数字电位转换器，其特征在于，该数字电位转换开关包含一P通道电路，耦接于该第三电压源和至少一偏压节点之间，该P通道电路耦接至该接点，以接收该电压限制信号，并配合该电压限制信号的切换，切换该电压转换数字信号；以及一N通道电路，耦接于该第一和第二电压源，并以一互补组态与该P通道电路耦接于该至少一偏压节点上，该N通道电路接收该数字输入信号，并使该P通道电路易于切换该电压转换数字信号。
4.如权利要求1所述的数字电位转换器，其特征在于，该数字电压限制器包含一第一P通道元件，具有一栅极以接收该数字输入信号，并具有一源极和一漏极耦接于该第二电压源和一接点之间；以及一第二P通道元件，具有一源极耦接至该接点，一漏极耦接至该第一电压源，以及一栅极接收该数字输入信号；其中该第二P通道元件的大小是相对于该第一P通道元件而定，以避免该电压限制信号的大小低于该中间电位。
5.如权利要求4所述的数字电位转换器，其特征在于，该第二P通道元件的大小大于该第一P通道元件，以使得当该数字输入信号向该第一电位切换时，该第二P通道元件开始关闭。
6.如权利要求4所述的数字电位转换器，其特征在于还包含一第三P通道元件，具有一栅极，并具有一源极和漏极耦接于该第二电压源和该接点之间；以及一反相器，具有接收该数字输入信号的一输入端，及耦接至该第三P通道元件的该栅极的一输出端；其中该第三P通道元件于导通时，将该接点拉至该第二电位。
7.如权利要求1所述的数字电位转换器，其特征在于，该数字电位转换开关包含第一、第二和第三P通道元件，每一P通道元件具有N型井，耦接至该第三电压源，且每一P通道元件具有一源极、一漏极和一栅极；该第一P通道元件的源极耦接至该第三电压源，其漏极则耦接至一输出节点，该输出节点耦接至该第二P通道元件的源极和该第三P通道元件的栅极，其中该输出节点形成该电压转换数字信号；该第二P通道元件的漏极耦接至该第一电压源，其栅极则耦接至提供该电压限制信号的该接点；该第三P通道元件的源极耦接至该第三电压源，其漏极则耦接至该第一P通道元件的栅极；以及一第一N通道元件，其源极耦接至该接点，其漏极耦接至该第一P通道元件的漏极，而其栅极则耦接至该第一P通道元件的栅极。
8.如权利要求7所述的数字电位转换器，其特征在于，该数字电位转换开关还包含一第二N通道元件，具有一源极、一漏极耦接至该第二P通道元件的漏极，以及一栅极耦接至该第二电压源；一第三N通道元件，具有一源极耦接至该第一电压源，一漏极耦接至该第二N通道元件的源极，以及一栅极用以接收一反相数字输入信号；以及一反相器，具有一接收该数字输入信号的输入端，及一提供该反相输入信号的输出端。
9.一种数字电位转换器，其特征在于包含有一数字分压器，包括多个P通道元件，耦接于一参考电压和一第一电压源之间，该数字分压器接收操作于该参考电压和该第一电压源间的一第一电压范围内的一数字输入信号，并具有一接点，以形成一电压限制信号，该电压限制信号运作于该第一电压源和一中间电压间的一限制电压范围，该中间电压具有一介于该参考电压和该第一电压源间的电位；以及一数字电位转换开关，包含多个以一互补组态耦接于该参考电压和一第二电压源之间的P通道和N通道元件，该第二电压源具有高于第一电压源的电位，该数字开关具有用来接收该电压限制信号的一输入端，以及提供一转换数字信号的一输出端，该转换数字信号运作在该中间电压和该第二电压源间的一电压转换范围。
10.如权利要求9所述的数字电位转换器，其特征在于，该数字分压器包含一第一P通道晶体管，具有一栅极以接收该数字输入信号、一源极耦接至该第一电压源，以及一漏极耦接至一第一接点；一第二P通道晶体管，具有一源极耦接至该第一接点、一漏极耦接至该参考电压，以及一栅极以接收该数字输入信号；一反相器，具有一输入端以接收该数字输入信号，以及一输出端以提供一反相输入信号，其中该数字输入信号和该反相输入信号都运作在该第一电压范围；一第三P通道晶体管，具有一栅极以接收该反相输入信号、一源极耦接至该第一电压源，以及一漏极耦接至一第二接点；一第四P通道晶体管，具有一源极耦接至该第二接点、一漏极耦接至该第二电压源，以及一栅极以接收该数字输入信号；其中该第二和第四P通道晶体管的大小分别相对于该第一和第二P通道晶体管而定，以使得一对互补的电压限制信号分别于该第一和第二接点形成，且皆运作于该限制电压范围内；一第五P通道晶体管，具有一源极耦接至该第一电压源、一漏极耦接至该第一接点，以及一栅极以接收该反相输入信号；以及一第六P通道晶体管，具有一源极耦接至该第一电压源、一漏极耦接至该第二接点，以及一栅极以接收该数字输入信号。
11.如权利要求10所述的数字电位转换器，其特征在于，该数字电位转换开关包含一第七P通道晶体管，具有一栅极耦接至该第一接点，且具有一源极与一漏极；一第八P通道晶体管，具有一源极耦接至该第二电压源、一漏极耦接至该第八P通道晶体管的源极，以及一栅极；一第九P通道晶体管，具有一源极耦接至该第三电压源、一漏极耦接至该第八P通道晶体管的栅极，以及一栅极耦接至该第八P通道晶体管的漏极；一第十P通道晶体管，具有一栅极耦接至该第二接点、一源极耦接至该第九P通道晶体管的漏极，以及一漏极；一第一N通道晶体管，具有一源极耦接至该参考电压、一栅极以接收该反相输入信号，以及一漏极；一第二N通道晶体管，具有一源极耦接至该第一N通道晶体管的漏极、一栅极耦接至该第一电压源，以及一漏极耦接至该第七P通道晶体管的漏极；一第三N通道晶体管，具有一源极耦接至该第一接点、一栅极耦接至该第八P通道晶体管的栅极，以及一漏极耦接至该第八P通道晶体管的漏极；一第四N通道晶体管，具有一源极耦接至该参考电压、一栅极以接收该数字输入信号，以及一漏极；一第五N通道晶体管，具有一源极耦接至该第四N通道晶体管的漏极、一栅极耦接至该第一电压源，以及一漏极耦接至该第十P通道晶体管的漏极；以及一第六N通道晶体管，具有一源极耦接至该第二接点、一栅极耦接至该第九P通道晶体管的栅极，以及一漏极耦接至该第九P通道晶体管的漏极；其中一对互补的数字输出信号形成于该第八与第九P通道晶体管的栅极，且皆运作于该电压转换范围。
12.如权利要求11所述的数字电位转换器，其特征在于，该第一、第二、第三、第四、第五和第六P通道晶体管皆具有耦接至该第一电压源的N型井，且该第七、第八、第九和第十P通道晶体管皆具有耦接至该第二电压源的N型井。
13.如权利要求11所述的数字电位转换器，其特征在于，该第二与第五N通道晶体管于正常运作下维持在导通状态，以分别分担该第一与第四N通道晶体管的负载。
14.如权利要求11所述的数字电位转换器，其特征在于，该第三与第六N通道晶体管于正常运作下操作在个别的线性区，而不操作在饱和区。
15.一种集成电路，其特征在于包括有一核心电路，耦接至一参考电压和一第一电压源，用以产生运作于一较低电压范围内的一第一数字信号，其中该较低电压范围由该参考电压和该第一电压源所界定；一数字电位转换器，耦接至该参考电压和该第一电压源，并耦接至一第二电压源，该第二电压源高于该第一电压源，该数字电位转换器用以接收该第一数字信号，并提供一表示该第一数字信号的转换数字信号，其中该转换数字信号运作于该第二电压源和一中间电压之间，该中间电压介于该参考电压和第一电压源间；以及一缩小驱动元件，用以接收该转换数字信号，并提供一表示该第一数字信号的第二数字信号，其中该第二数字信号运作于由该参考电压和第二电压源所界定的一高电压范围，其中该转换数字信号运作于该中间电压，以防止该缩小驱动元件发生氧化层崩溃。
16.如权利要求15所述的集成电路，其特征在于，该数字电位转换器包括有一数字电压限制器，耦接至该参考电压和第一电压源，配合该第一数字信号的切换，于该中间电压和该参考电压间切换一电压限制数字信号；以及一数字电位转换开关，耦接至该数字电压限制器，且耦接至该参考电压和第二电压源，配合该电压限制数字信号的切换，于该中间电压和该参考电压间切换该转换数字信号。
17.如权利要求16所述的集成电路，其特征在于，该数字电压限制器包括有多个P通道晶体管，具有缩小的尺寸，且耦接成一数字分压器，以接收该第一数字信号并具有一接点以提供该电压限制数字信号；以及其中该数字电位转换开关包括有多个P通道与N通道晶体管，耦接为一互补组态，具有一接收该电压限制数字信号的输入端及一提供该转换数字信号的输出端。
全文摘要
一种数字电位转换器及其集成电路，用以在一电压转换范围内驱动缩小P通道元件的输入端，以避免该缩小驱动元件发生栅极氧化层崩溃。该缩小驱动元件具有一运作于高电压范围的输出端，所以该电压转换范围将一逻辑信号的相关电压从一较低电位偏移至一中间电位，以避免栅极氧化层崩溃及保护该缩小驱动元件。该数字电位转换器是以数字元件实作，以避免使用模拟偏压元件。该数字电位转换器和缩小驱动元件可实作在同一个集成电路(IC)上，并与核心电路使用相同的制程技术，以使此IC可直接耦接至运作于高电位的外部元件，而不会损坏核心电路或缩小驱动元件。
文档编号H03K17/60GK1507155SQ200310100689
公开日2004年6月23日 申请日期2003年10月13日 优先权日2002年12月11日
发明者詹姆斯·R·朗勃格, 詹姆斯 R 朗勃格 申请人:智慧第一公司