专利名称：利用滤波器乘积的线性校正器的制作方法
技术领域：
本发明涉及线性误差校正，更具体地涉及利用滤波器乘积的线性校正器，用来减少或消除由信号处理系统例如模拟数字转换器(ADC)产生的失真。
背景技术：
减少由ADC产生的失真提高无寄生动态范围(spurious-free dynamicrange)(SFDR)，这对于使用ADC采集数据的系统例如频谱分析仪，以及其它电子测量仪器是有用的。
现代高速ADC设计采用了深时钟流水线(deep clock pipeline)，从而通过一系列的改进的步骤帮助准确地将模拟输入转换成采样到的数字表示。ADC设计者们付出了巨大的努力来消除模拟处理电路中明显的非线性源。然而，一般很难消除所有的误差源。设计者们试图消除电路中最明显的问题，直到计算机化建模例如SPICE建模表明转换器满足了技术要求。线性度可以得到提高，这需要通过利用例如减小非线性装置中的动态范围，或者通过利用其周围的反馈的技术。然而，一些电路布局具有不能完全消除的固有失真机制。
流水线处理(pipelined processing)还为内部的数字和模拟电路活动提供了机会来调制内部模拟信号的处理。在许多这样的例子中，具有自身或其自身衍生物的线性函数的输入信号的自调制产生了残留的非线性失真。这导致了一些很难消除的低层失真。这种调制能够经由内部的供电分配而出现。这种情况下，在电源轨(power supply rails)上能够产生电压调制的电路通道的数量会非常高。模拟这些效应使得装置建模变得复杂，并且减缓了计算机化模拟。对第一阶(Tofirst order)，这些对于电源调制的影响会几乎线性增加，因此，可以将它们作为线性有限脉冲响应(FIR)滤波器进行建模。
在模拟信号处理中的一点或多点，调制出现，其相当于乘法。在流水线ADC中，调制一般出现在转换级之间的高增益模拟放大器中。在这种情况下，谐波失真和互调失真的特征通常在于存在第2阶或3阶失真项，并出现非常小的更高阶失真。
此前提出的解决方案基于Volterra滤波器。ADC的脉冲响应可以是许多时钟周期，例如可以采用64个时钟周期。利用Volterra滤波器的校正系统会需要相似的响应长度。在3阶失真Volterra系统中，这导致了(N3)/6抽头(taps)阶的滤波器，其对于具有64响应长度的校正系统会导致在大约50000抽头的阶上。具有如此大数量抽头的滤波器系统太复杂也太昂贵，以至于当时无法在实际系统中实现。
此外还提出了另一个解决方案，用来与扬声器中的校正失真联系使用，其利用了一种近似Volterra滤波器某个方面的滤波器结构。图1示出了具有第1阶校正和第3阶校正的该解决方案的型式。第一阶补偿由滤波器12(h1)提供。通过利用乘法器18将滤波器14的输出和滤波器16的输出相乘，利用滤波器20过滤来自乘法器18的输出，并利用乘法器24将滤波器20的输出和滤波器22的输出相乘，最后利用滤波器26过滤乘法器24的输出，提供第3阶补偿。通过利用加法器28将来自于第一阶补偿的输出与第三阶补偿相加，提供线性三次补偿。图1中示出的系统的第3阶补偿执行下述方程式，y(n)=Σi=0NP-1hp(i)Σj=0Na+Nm-2h3(j)x(n-i-j)Σk=0Nm-1hm(k)·]]>Σl=0Na-1h1(l)x(n-l-k-i)Σm=0Na-1h2(m)x(n-m-k-i)]]>其被描述为通常的第3阶非线性滤波器结构。该执行利用了在乘法器18后的滤波器20以及乘法器24后的滤波器26。一旦获得了线性三次补偿，便将其从需要补偿的未知系统的输出中减去。这需要校正器可以访问输出到未知系统中的原始信号，这在原始信号不是数字的情况下是不可用的。尽管它可以是Volterra滤波器有用的子情况，但是其存在缺点，该缺点使得其对于具有好的线性频率响应的系统是不合适的。紧接着乘法器的滤波器不能够在原始成分和由先前乘法的非线性效应引起的混淆成分之间进行区分。尽管紧接着乘法器的附加滤波能对于在信号通道中的频率相关幅值和相位响应提供一些校正，但是，当在利用大部分尼奎斯特(Nyquist)频带的应用中使用时，混淆现象不允许滤波器对原始和混淆成分之间的幅值响应和相位中的差进行校正。
在线性补偿系统中遗留的问题涉及校准。这些系统可能需要求解相对于输出为非线性的滤波器系数的系统。求解更多的系数需要对于能够应用到该系统的任何校准方案的更多的计算。
下面将更详细地讨论在先前的解决方案上的细节和改进。
发明内容
于是，提供利用滤波器乘积的ADC线性校正器。本发明的ADC线性校正器的实施例能够利用比基于一般目的的Volterra滤波器系统的系统少得多的滤波器抽头来实现。
因此，如果通过恢复ADC中的等效失真滤波器的系数可对失真机制建模，则ADC输出可以通过以基本相同的方式使信号失真的数字处理网络，从而减去失真，以便减少或消除ADC失真。尽管完全消除所有的ADC失真是不可能的，但是该方法改善了ADC的无寄生动态范围(SFDR)。例如，依赖于ADC的特性，具有80dB SFDR的ADC可以改善15dB的因子。这种改善还从先前提出的布局中去除了一些滤波器，从而简化了与具有相对平坦线性频率响应的系统一起使用的设计。这种简化可以替换校正系统中较长的滤波器，从而获得具有相同处理量的改善的性能。这种改善对于精确测量的应用是有意义的，例如与频谱分析仪、示波器或者其它利用ADC的测量仪器相关的应用。
提供一种线性校正器，其具有第1阶信号通道，用于通过具有更高阶失真的第1阶信号，第n阶滤波器乘积电路，其中n是大于1的整数，提供相对第1阶信号通道具有延迟的补偿信号，以及加法器，该加法器连接到第一信号通道并且直接连接到第n阶滤波器乘积电路，以使补偿信号减少第1阶信号中相应的失真项。
还提供一种补偿方法。该补偿方法提供滤波器乘积，其仅累加了相对于第1阶信号的延迟，以使来自于ADC的原始输出中的失真成分减少或消除。
图1(现有技术)是用来补偿扬声器的现有技术的线性校正器布置的框图。
图2是基于滤波器乘积的线性校正器的框图，该线性校正器包括对第一、第二以及第三阶失真的补偿。
图3是基于滤波器乘积的线性校正器的框图，该线性校正器包括对第一以及第三阶失真的补偿。
图4是基于滤波器乘积的线性校正器的框图，该线性校正器包括对第一、第二、第三以及第四阶失真的补偿。
图5是基于滤波器乘积的线性校正器的框图，该线性校正器包括除两个分离的第三阶失真以外还对第一和第二阶失真的补偿。
图6是经过补偿的ADC的框图。
具体实施例方式
如上所述，在前提出的解决方案基于Volterra滤波器。然而，由于Volterra滤波器非常大并且很难与ADC连同执行，因此，需要一种解决方案，其能够利用更易操纵的滤波器设计，同时还能够减少一些遗留的主要失真。以Volterra滤波器作为起始点，广义的非线性滤波器系统能够在数学上定义为y(t)=h0+Σk=1n(Σj1=0N-1Σj2=0N-1···Σjk=0N-1hj1,j2···jkΠj=1kx(t-ji))]]>(方程1)其中，N是滤波器的脉冲响应长度，并且k是滤波器阶指数。
例如，如果n＝3，则得到DC值(h0)、在k＝1的线性FIR滤波器项、在k＝2的第2阶失真滤波器、以及在k＝3的第3阶滤波器的和。
因此，对于n＝3，Volterra滤波器可以表示为y(t)=h0+Σj1=1N-1hj1x(t-j1)+Σj1=0N-1Σj2=0N-1hj1,j2x(t-j1)x(t-j2)+]]>Σj1=0N-1Σj2=0N-1Σj3=0N-1hj1,j2,j3x(t-j1)x(t-j2)x(t-j3)]]>(方程2)Volterra滤波器系数与输出y是线性的，所以理论上能够通过数据训练找到一组h。一些乘积项恰好是相同组输入采样的置换(permutation)，因此在该组h中，对于每个阶指数k，不同值的数量相应于滤波器抽头的数量，该不同值的数量实际由以下方程给出Taps(k)=N+k-1N-1=Πj=1k(N+k-j)k!≥Nkk!]]>(方程3)不幸的是，流水线ADC系统的脉冲响应可能很大，因此，N可能也大，对于k＝3产生了非常大的抽头数量。例如，如果流水线ADC系统的脉冲响应是64个时钟周期，以至于N＝64，于是需要的抽头数量将会是大约44000。附加抽头对于其它阶滤波器也是需要的，如果有的话。
本发明ADC线性校正器的实施例依赖于Volterra滤波器系统的子集。Volterra滤波器系统的这种子集的特征在于y(t)=Σk=1n(Πj=1k(Σi=0N-1hk,j,ix(t-i)))]]>(方程4)对于1≤k≤n，系统阶n定义了一组乘积阶。
尽管抽头的数量和值是未知的，假定失真模型是这种形式。除非基于具有特定ADC构造的实验，事先选择阶和滤波器的长度，则校正模型具有相同的形式。因此校准包含找出滤波器抽头。注意到，通常滤波器抽头对于每个滤波器是不同的。对于系统阶n＝3，忽略h0(DC)项，我们得到y(t)=Σi=0N-1h1,1,ix(t-i)+(Σi=0N-1h2,1,ix(t-i))(Σi=0N-1h2,2,ix(t-i))+]]>(Σi=0N-1h3,1,ix(t-i))(Σi=0N-1h3,2,ix(t-i))(Σi=0N-1h3,3,ix(t-i))]]>(方程5)该结构实施例的特征在于，具有利用滤波器执行的每个线性卷积的N抽头滤波器的乘积。
图2示出了执行方程式5的线性校正器100的实施例。信号处理系统例如ADC的输出作为输入提供到线性校正器100。每个线性卷积，如在方程式5给出的，利用滤波器102到112来执行。滤波器可以作为FIR滤波器执行。第一阶项相应于滤波器102。在一个可选择的实施例中，通过将滤波器102替换为等于大约其它滤波器一半长度的固定延迟而获得第一阶项。在另一个实施例中，通过将滤波器102替换为固定延迟和滤波器的组合而获得第一阶项，以至于固定延迟加上一半滤波器长度大约是其它阶滤波器的一半长度。通过利用乘法器120将来自于滤波器104和滤波器106的输出相乘来执行第二阶项，以产生第二阶滤波器乘积。通过利用乘法器122将来自于滤波器108、滤波器110以及滤波器112的输出相乘来执行第三阶，以产生第三阶滤波器乘积。然后，利用加法器124将来自于滤波器102的输出累加到来自于乘法器120和乘法器122的输出，从而提供滤波器乘积的简单的和作为输出。这里用到的术语简单的和，指的是在乘法器和加法器124之间没有附加滤波的情况下累加乘法器值的操作。该简单的和通过将乘法器直接连接到加法器获得。这里用到的术语直接连接(或者直接被连接)意味着在通道中不存在滤波器或者其它处理元件，在通道中可能存在寄存器或者其它元件，但是，其并没有改变通道上信号的采样值。该输出现在是具有由信号处理系统例如ADC产生的减少了非线性的补偿信号。应该注意的是，本发明的实施例消除了现有技术的解决方案中所提供的紧接着乘法器的滤波器。尽管这与图1中示出的现有技术相比，可能需要具有附加抽头的滤波器，但是，其允许滤波器执行作为频率函数的更好的追踪ADC中的变量的工作。例如，如果在图1的现有技术中采用了半个时钟周期延迟的全通输出滤波器20(所谓的sin(x)/x或者sinc(x)滤波器)，则该半时钟延迟可以在相乘之前引入到滤波器中。通过仅在乘法器之前采用滤波器，可能的是对于滤波器乘积系统更好地在原始成分和混淆成分之间区分校正滤波器响应。
尽管可以通过在一些实施例中利用不同长度的滤波器来减少计算量，但是较长长度的滤波器的使用可能增加在校准过程中需要求解的变量的数量，这会减缓校正算法。对于硬件实现，较长长度的滤波器可能还需要附加延迟来匹配滤波器信号延迟。因此，在校正器100的实施例中，所有的滤波器长度相等，以至于不需要附加延迟。
图3显示了设计成用来补偿第一阶和第三阶失真的线性校正器100的实施例，其没有对第二阶失真进行补偿。在一些应用中，第二阶失真可能不是足够大到以证明包含第二阶补偿是正当的。如图3所示，通过利用乘法器122将来自于滤波器108、滤波器110以及滤波器112的输出相乘来提供第三阶补偿，以产生第三阶滤波器乘积。然后，第三阶滤波器乘积和第一阶滤波器乘积的简单的和可提供补偿信号，该补偿信号具有减少了的或者消除了的第一和第三阶失真。
如图4所示，提供包括第四阶补偿的校正器100的实施例是可能的。采用方程4通常的形式，对于系统阶n＝4，并忽略h0(DC)项，我们得到y(t)=Σi=0N-1h1,1,ix(t-i)+(Σi=0N-1h2,1,ix(t-i))(Σi=0N-1h2,2,ix(t-i))+]]>(Σi=0N-1h3,1,ix(t-i))(Σi=0N-1h3,2,ix(t-i))(Σi=0N-1h3,3,ix(t-i))+]]>(Σi=0N-1h4,1,ix(t-i))(Σi=0N-1h4,2,ix(t-i))(Σi=0N-1h4,3,ix(t-i))(Σi=0N-1h4,4,ix(t-i))]]>(方程6)如图4所示，通过利用乘法器148将滤波器140、滤波器142、滤波器144以及滤波器146相乘到一起，可执行第四阶项。此外，在乘法器148和加法器124之间没有任何中间滤波器的情况下，该滤波器乘积利用加法器124直接累加到其它阶补偿。如从前述例子中可以清楚得到的，一个本领域普通技术人员能够求解方程4，从而将其以对于任何预期的阶类似于方程5和方程6的形式放置，这可以利用如在此教导的滤波器乘积的简单的和来实现。
图5显示设计成用来对两个第三阶失真进行补偿的滤波器乘积系统。由于每个乘积阶k可能仅补偿单一的自调制机制，所以通过提供两个第三阶滤波器乘积能够对于两个第三阶失真进行补偿。因此，第二第三阶滤波器乘积通过利用乘法器166将滤波器160、滤波器162以及滤波器164相乘而获得。该第二第三阶滤波器乘积然后可以利用加法器124累加到来自于乘法器122的第一第三阶滤波器乘积上。
对于所提出的通常的Volterra形式的分解的有效性以及相应的滤波器乘积结构的证明，在于理解对于每个乘积阶k存在单一的自调制机制，而不在于任何随机Volterra滤波器系统能够以这种方式被分解的可能性上。
线性校正器100的各种实施例可以利用专用的硬件执行，例如FPGA或者ASIC，或者利用运行软件的通用处理器执行。当前，尽管运行在通用处理器上的软件对于后采集校正是有用的，但是FPGA或者ASIC对于执行实时校正是有用的。在未来，也有可能为了实时校正利用在通用处理器上的软件。
尽管在一些实施例中，线性校正器100用于补偿从ADC输出的信号，但是在其它实施例中，线性校正器100的结构可以集成到与ADC相同的封装内，或者可集成在与ADC相同的芯片上，以便形成补偿的ADC。图6中示出了补偿的ADC190。它包含ADC模块192，其包含各种电路以将模拟信号转换成数字信号。ADC模块192的数字输出被输入到线性校正器100，其可以如上所教导的来实现。线性校正器的输出是具有减少的谐波或互调制失真的输出。该复合结构提供校正的ADC。
为了适当的优化上述的线性校正，有必要校准线性校正器，从而对每个滤波器确定合适的滤波器系数。不象通常的Volterra滤波器，图2-4示出的校正器的滤波器乘积的输出与其系数并非是线性相关的，因此滤波器系数的计算在通常的情况下是非线性优化问题。
对于本领于技术人员，很容易对本发明的上述实施例的细节实施一些改变，而不背离本发明的根本原理。因此，本发明的范围通过下述权利要求确定。
权利要求
1.一种线性校正器，包含第一阶信号通道，提供第一阶信号；第n阶滤波器乘积电路，提供相对于所述第一阶信号通道具有延迟的补偿信号，其中n是大于1的整数；以及加法器，该加法器连接到所述第一阶信号通道，并且直接连接到所述第n阶滤波器乘积电路，其中所述延迟引起所述补偿信号来减少在所述第一阶信号中的失真。
2.如权利要求1中所述的线性校正器，其中所述第一阶信号通道包含延迟电路，该延迟电路等于在所述第n阶滤波器乘积电路中每个滤波器长度的一半。
3.如权利要求1中所述的线性校正器，其中所述第一阶信号通道包含FIR滤波器。
4.如权利要求1中所述的线性校正器，其中所述第n阶滤波器乘积电路包含n个滤波器，每一个所述滤波器具有连接到乘法器的输出，藉此通过所述乘法器输出滤波器乘积。
5.如权利要求4中所述的线性校正器，其中所述滤波器是FIR滤波器。
6.如权利要求1中所述的线性校正器，还包含直接连接到所述加法器上的第二第n阶滤波器乘积电路。
7.如权利要求1中所述的线性校正器，还包含直接连接到所述加法器上的第m阶滤波器乘积电路，其中n是偶数，m是大于1的奇数。
8.如权利要求1中所述的线性校正器，还包含在普通组合件中与所述第n阶滤波器乘积电路结合的ADC电路。
9.如权利要求1中所述的线性校正器，还包含在普通芯片上与所述第n阶滤波器乘积电路结合的ADC电路。
10.一种线性校正器，包含连接到加法器的第一阶通道；第二阶滤波器乘积电路，其包含并行连接到第一乘法器的两个滤波器，其中所述第一乘法器具有直接连接到所述加法器的输出；以及第三阶滤波器乘积电路，其包含并行连接到第二乘法器的三个滤波器，其中所述第二乘法器具有直接连接到所述加法器的输出。
11.如权利要求10中所述的线性校正器，其中所述第一阶通道包含滤波器。
12.如权利要求11中所述的线性校正器，其中所述滤波器是FIR滤波器。
13.如权利要求10中所述的线性校正器，其中所述第一阶通道包含延迟元件。
14.如权利要求10中所述的线性校正器，其中所述两个滤波器和所述三个滤波器是FIR滤波器。
15.如权利要求14中所述的线性校正器，其中所述FIR滤波器是相同长度的。
16.一种补偿非线性失真的方法，包含引入具有失真的信号；使所述信号通过具有预定延迟的信号通道，以生成延迟的信号；确定所述信号的第一滤波器乘积，其中相对于所述延迟的信号延迟所述滤波器乘积信号，以及计算所述第一滤波器乘积和所述延迟信号的简单的和，其中由所述滤波器乘积产生的失真成分减少了包含在延迟信号中的失真。
17.如权利要求16中所述的方法，还包含确定所述信号的第二滤波器乘积并且计算所述第一滤波器乘积和所述第二滤波器乘积的简单的和。
全文摘要
本发明涉及一种线性校正器，其减少在信号处理系统如ADC中的失真。该线性校正器提供具有连接到加法器上的失真成分的第一阶信号通道，以及同样连接到该加法器上的滤波器乘积电路。本发明提供一种减少失真的方法，该方法通过计算滤波器乘积并且将该滤波器乘积与具有相对延迟的第一阶信号累加，以至于该滤波器乘积减少或者消除相应于滤波器乘积阶的失真阶。
文档编号H03M1/36GK1815893SQ200510131508
公开日2006年8月9日 申请日期2005年11月4日 优先权日2004年11月4日
发明者K·R·斯拉文 申请人:特克特朗尼克公司