专利名称：占空比校正器的制作方法
技术领域：
本发明涉及电路，更具体地说，涉及电路中使用的占空比校正器。
背景技术：
许多数字电路接收时钟信号以进行操作。接收时钟信号以进行操作的一种类型的电路是存储电路，如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)或者双倍数据速率同步动态随机存取存储器(DDR-SDRAM)。在以高频工作的存储电路中，具有大约为50％的占空比的时钟信号是非常重要的。这为存储电路进行数据传送提供时钟周期的高电平阶段和低电平阶段上大约相等的时间量，例如锁存上升沿数据及锁存下降沿数据入和出存储电路。
典型地，时钟信号由振荡器来提供，例如晶体振荡器和时钟电路。通常，振荡器和时钟电路提供的时钟信号不具有50％的占空比。例如，时钟信号可能具有45％的占空比，其中高电平阶段为一个时钟周期的45％，而低电平阶段为时钟周期的其余55％。为了校正或改变时钟信号的占空比，占空比校正器利用实质上由1/2时钟周期分开的转变提供信号。
典型地，模拟和数字占空比校正器接收许多时钟周期以获得占空比校正。在模拟占空比校正器中，在延长的时间长度里保持积累的电荷是困难的。即使在节电模式中，时钟信号也被提供给模拟占空比校正器以更新积累的电荷。因此，即使在节电模式中，模拟占空比校正器仍然可工作，并且时钟缓冲器保持激活，而这不断地消耗能量。在数字占空比校正器中，精密延迟部件难以制造并且需要复杂的控制逻辑来提高校正速度。
由于这些和其它原因，需要本发明。
发明内容
本发明的一方面提供包括第一电路和第二电路的占空比校正器。第一电路配置为接收具有第一阶段和第二阶段的时钟信号并获得基于第一阶段和部分第二阶段的长度的第一阈值，并提供第一脉冲且响应第一阈值。第二电路配置为接收时钟信号并获得基于第二阶段和部分第一阶段的长度的第二阈值，并提供第二脉冲以响应第二阈值。在第一脉冲开始和第二脉冲开始之间的时间实质上是1/2时钟周期。
图1是举例说明根据本发明的电子系统的一个实施例的框图。
图2是举例说明根据本发明的占空比校正器的一个实施例的框图。
图3是举例说明阶段混合器的一个实施例的示意图。
图4是举例说明阶段混合器的一个实施例的操作的时序图。
图5是举例说明占空比校正器的一个实施例的操作的时序图。
图6是举例说明根据本发明的占空比校正器的另一个实施例的示意图。
图7是举例说明另一个占空比校正器的操作的时序图。
具体实施例方式
在下面的详细描述中，参照构成此部分的附图，其中通过举例说明的方式示出了在其中可以实施本发明的特定实施例。在这点上，方向的术语，如“顶”、“底”、“前”、“后”、“前沿”、“后沿”等参照正被描述的图中的方位来使用。因为本发明的实施例的元件能被放置在多个不同的方位中，因此，方向的术语仅被用来举例说明而决不是限制。可以理解，可以利用其它的实施例而且可以进行结构或者逻辑的改变而不脱离本发明的范围。因此，下面的详细描述意图不在于进行限制，而且本发明的范围由所附的权利要求进行定义。
图1是举例说明根据本发明的电子系统20的一个实施例的框图。电子系统20包括主机22和存储电路24。主机22经存储器通信路径26电耦合至存储电路24。主机22可以是任何适合的电子主机，例如包括微处理器或微控制器的计算机系统。存储电路24可以是任何适合的存储器，例如利用时钟信号进行操作的存储器。在一个实施例中，存储电路24包括随机存取存储器，例如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)或者双倍数据速率同步动态随机存取存储器(DDR-SDRAM)。
存储电路24包括占空比校正器28，该占空比校正器28接收30处的时钟信号CLK和32处的反相时钟信号bCLK。30处的时钟信号CLK是32处的反相时钟信号bCLK的反转。在一个实施例中，占空比校正器28经由存储器通信路径26接收30处的时钟信号CLK和/或32处的反相时钟信号bCLK。在其它的实施例中，占空比校正器28从任何适合的装置(例如位于存储电路24内部或外部的专用时钟电路)接收30处的时钟信号CLK和/或32处的反相时钟信号bCLK。
占空比校正器28提供输出信号，即34处的OUTPUT1和36处的OUTPUT2。每个输出信号，即34处的OUTPUT1和36处的OUTPUT2，都包括一连串的脉冲。在30处的时钟信号CLK和32处的反相时钟信号bCLK的每个时钟周期期间，一个脉冲在34处的输出信号OUTPUT1中提供，而另一个脉冲在36处的输出信号OUTPUT2中提供。34处的输出信号OUTPUT1中的每个脉冲实质上在34处的输出信号OUTPUT1中的另一个脉冲开始之后一个时钟周期开始。而且，34处的输出信号OUTPUT1中的每个脉冲实质上在36处的输出信号OUTPUT2中的脉冲开始之后1/2时钟周期开始。36处的输出信号OUTPUT2中的每个脉冲实质上在36处的输出信号OUTPUT2中的另一个脉冲开始后一个时钟周期开始。而且，在36处的输出信号OUTPUT2中的每个脉冲实质上在34处的输出信号OUTPUT1中的脉冲开始后1/2时钟周期开始。占空比校正器28接收可能不具有50％的占空比的30处的时钟信号CLK和32处的反相时钟信号bCLK，并且提供实质上分开1/2时钟周期的脉冲。存储电路24接收在输出信号、即34处的OUTPUT1和36处的OUTPUT2中实质上分开1/2时钟周期的脉冲边缘，并且把数据送入和送出存储电路24。
图2是举例说明根据本发明的占空比校正器28的一个实施例的框图。占空比校正器28包括第一阶段混合器52和第二阶段混合器54。阶段混合器52和阶段混合器54各包含早期输入E、晚期输入L和输出O。
阶段混合器52的早期输入E接收56处的时钟信号CLK，而阶段混合器52的晚期输入L接收58处的反相时钟信号bCLK。阶段混合器54的早期输入E接收58处的反相时钟信号bCLK，而阶段混合器54的晚期输入L接收56处的时钟信号CLK。56处的时钟信号CLK是58处的反相时钟信号bCLK的反转。阶段混合器52的输出O在60处的输出信号OUTPUT1中提供脉冲，而阶段混合器54的输出O在62处的输出信号OUTPUT2中提供脉冲。
在56处的时钟信号CLK和58处的反相时钟信号bCLK的各个时钟周期期间，一个脉冲在60处的输出信号OUTPUT1中提供，而一个脉冲在62处的输出信号OUTPUT2中提供。60处的输出信号OUTPUT1中的每个脉冲在60处的输出信号OUTPUT1中的另一个脉冲开始后一个时钟周期、并且在62处的输出信号OUTPUT2中的脉冲开始后1/2时钟周期开始。62处的输出信号OUTPUT2中的每个脉冲在62处的输出信号OUTPUT2中的另一个脉冲开始后一个时钟周期、并且在60处的输出信号OUTPUT1中的脉冲开始后1/2时钟周期开始。
图3是举例说明阶段混合器52的一个实施例的示意图。阶段混合器52包括接收102处的时钟信号CLK的早期输入E和接收104处的反相时钟信号bCLK的晚期输入L。而且，阶段混合器52包括提供106处的输出信号OUTPUT1的输出O，而该输出信号OUTPUT1在108和110处被反馈到阶段混合器52中。阶段混合器54(图2中所示)类似于阶段混合器52，包括接收反相时钟信号bCLK的早期输入E和接收时钟信号CLK的晚期输入L。而且，阶段混合器54包括提供输出信号OUTPUT2的输出O，该输出信号OUTPUT2以类似于106处的输出信号OUTPUT1在108和110处被反馈到阶段混合器52中的方式，被反馈到阶段混合器54中。
阶段混合器52包括早期信号控制电路112、晚期信号控制电路114、输出电路116和充电电路118。早期信号控制电路112和晚期信号控制电路114控制充电电路118对输出电路116进行充电。另外，早期信号控制电路112和晚期信号控制电路114控制输出电路116的放电。
早期信号控制电路112包括早期信号反相器120、输出信号反相器122、第一与非(NAND)门124、第二与非门126和早期信号p-沟道金属氧化物半导体(PMOS)晶体管128。早期信号反相器120的输入接收102处的时钟信号CLK，而早期信号反相器120的输出在130处被电耦合至第一与非门124的一个输入。输出信号反相器122的输入接收108处的输出信号OUTPUT1，而输出信号反相器122的输出在132处被电耦合至第二与非门126的一个输入。
通过第二与非门126的输出在134处电耦合至第一与非门124的另一个输入，而第一与非门124的输出在136处电耦合至第二与非门126的另一个输入，第一与非门124和第二与非门126被耦合成锁存器配置。而且，第一与非门124的输出在136处被电耦合至早期信号PMOS晶体管128的栅极以及至充电电路118。另外，早期信号PMOS晶体管128的漏-源路径的一端在138处被电耦合至输出电路116、充电电路118和晚期信号控制电路114。早期信号PMOS晶体管128的漏-源路径的另一端被电耦合至一个参考，例如140处的地。
晚期信号控制电路114包括第一晚期信号反相器142、第二晚期信号反相器144、第一或非(NOR)门146、第二或非门148和晚期信号PMOS晶体管150。第一晚期信号反相器142的输入接收104处的反相时钟信号bCLK，而第一晚期信号反相器142的输出在152处被电耦合至第一或非门146的一个输入。第一或非门146的另一个输入接收110处的输出信号OUTPUT1。第二晚期信号反相器144的输入接收104处的反相时钟信号bCLK，而第二晚期信号反相器144的输出在154处被电耦合至第二或非门148的一个输入。
通过第二或非门148的输出在156处被电耦合至第一或非门146的第三输入，并且第一或非门146的输出在158处被电耦合至第二或非门148的另一个输入，第一或非门146和第二或非门148被耦合成锁存器配置。而且，第一或非门146的输出在158处被电耦合至晚期信号PMOS晶体管150的栅极以及至充电电路118。另外，晚期信号PMOS晶体管150的漏-源路径的一端在138处被电耦合至输出电路116、充电电路118和早期信号PMOS晶体管128的漏-源路径的一端。晚期信号PMOS晶体管150的漏-源路径的另一端被电耦合至一个参考，例如140处的地。
输出电路116包括电容器160和输出反相器162。电容器160的一端在138处被电耦合至输出反相器162的输入以及至充电电路118。而且，电容器160的这一端在138处被电耦合至早期信号PMOS晶体管128的漏-源路径以及至晚期信号PMOS晶体管150的漏-源路径。电容器160的另一端被电耦合至140处的参考。输出反相器162的输出提供106处的输出信号OUTPUT1。
充电电路118包括第一n沟道金属氧化物半导体(NMOS)晶体管164和第二NMOS晶体管166。第二NMOS晶体管166的漏-源路径的一端被电耦合至168处的电源VCC。第二NMOS晶体管166的漏-源路径的另一端在170处被电耦合至第一NMOS晶体管164的漏-源路径的一端。第一NMOS晶体管164的漏-源路径的另一端在138处被电耦合至电容器160的一端和输出反相器162的输入。而且，第一NMOS晶体管164的漏-源路径的这一端在138处被电耦合至早期信号PMOS晶体管128的漏-源路径以及至晚期信号PMOS晶体管150的漏-源路径。第一NMOS晶体管164的栅极在136处被电耦合至第一与非门136的输出，并且第二NMOS晶体管166的栅极在158处被电耦合至第一或非门146的输出。
在运行时，如果电容器160被放电至低于输出反相器162的阈值电压的电压值，则输出反相器162在106处提供高逻辑电平输出信号OUTPUT1。输出信号反相器122接收108处的高逻辑电平输出信号OUTPUT1并且提供一个低逻辑电平至第二与非门126，所述第二与非门126提供高逻辑电平至第一与非门124。如果102处的时钟信号CLK为低逻辑电平，则早期信号反相器120提供高逻辑电平至第一与非门124，并且当两个输入都为高逻辑电平时，第一与非门124提供使早期信号PMOS晶体管128截止并使第一NMOS晶体管164导通的低逻辑电平输出。
当102处的时钟信号CLK为低逻辑电平时，104处的反相时钟信号bCLK为高逻辑电平。第一晚期信号反相器142提供低逻辑电平至第一或非门146，并且第二晚期信号反相器144提供低逻辑电平至第二或非门148。当输出信号OUTPUT1为高逻辑电平时，第一或非门146提供低逻辑电平至第二或非门148的另一个输入，并且当两个输入都为低逻辑电平时，第二或非门148提供高逻辑电平至第一或非门146。而且，第一或非门146的低逻辑电平输出使晚期信号PMOS晶体管150截止并且使第二NMOS晶体管166导通。
由于第一和第二NMOS晶体管164和166导通并且早期和晚期信号PMOS晶体管128和150截止，所以电容器160充电至高电压电平。当电容器160的电压值上升超过输出反相器162的阈值电压时，输出反相器162反转以提供106处的低逻辑电平输出信号OUTPUT1。
输出信号反相器122接收108处的低逻辑电平输出信号OUTPUT1，并且提供高逻辑电平至第二与非门126。由于第二与非门126的另一个输入为低逻辑电平，所以第二与非门126的输出保持在高逻辑电平，并且第一与非门124的输出保持在低逻辑电平。而且，第一或非门146接收110处的低逻辑电平输出信号OUTPUT1。由于第二或非门148的输出为高逻辑电平，所以第一或非门的输出保持在低逻辑电平。因此，第一和第二NMOS晶体管164和166保持导通，而早期和晚期信号PMOS晶体管128和150保持截止。
接下来，102处的时钟信号CLK转变为高逻辑电平并且104处的反相时钟信号bCLK转变为低逻辑电平。早期信号反相器120的输出从高逻辑电平转变为低逻辑电平，并且第一与非门124转变而提供使早期信号PMOS晶体管128导通并使第一NMOS晶体管164截止的高逻辑电平。这终止对电容器160进行充电，并且经由早期信号PMOS晶体管128开始对电容器160进行放电。第二与非门126接收来自第一与非门124的高逻辑电平和来自输出信号反相器122的高逻辑电平，提供低逻辑电平，从而锁存于第一与非门124的高逻辑电平输出。
第一晚期信号反相器142的输出转变为高逻辑电平，并且第一或非门146的输出保持在低逻辑电平。而且，第二晚期信号反相器144的输出转变为高逻辑电平，并且第二或非门148的输出转变为低逻辑电平，该低逻辑电平被提供给第一或非门146。第一或非门146的输出保持在低逻辑电平。
接下来，102处的时钟信号CLK转变为低逻辑电平，并且104处的反相时钟信号bCLK转变为高逻辑电平。此时，电容器160正经由早期信号PMOS晶体管128放电，并且电容器160上的电压值保持在输出反相器162的阈值之上。108处的输出信号OUTPUT1保持在低逻辑电平并且输出信号反相器122的输出保持在高逻辑电平。第一与非门124的输出为高逻辑电平，并且当两个输入都为高逻辑电平时，第二与非门126继续提供低逻辑电平至第一与非门124。早期信号反相器120的输出从低逻辑电平转变为高逻辑电平，但是，第一与非门124保持在由第二与非门126提供的低逻辑电平所锁存的高逻辑电平。
第一晚期信号反相器142的输出转变为低逻辑电平，而在110处的输出信号OUTPUT1保持在低逻辑电平，并且第二或非门148的输出保持在低逻辑电平。当三个输入都为低逻辑电平时，第一或非门146的输出转变为高逻辑电平，该高逻辑电平被提供给第二或非门148。在该实施例中，在第二晚期信号反相器144的输出转变为低逻辑电平之前，第一晚期信号反相器142的输出被配置成转变为低逻辑电平，并且第一或非门146的输出被配置成转变为高逻辑电平。由于第一或非门146提供的高逻辑电平，第二晚期信号反相器144的输出转变为低逻辑电平，并且第二或非门148的输出保持在低逻辑电平。由第一或非门146提供的高逻辑电平使晚期信号PMOS晶体管150导通并且使第一NMOS晶体管166截止。电容器160经由早期信号PMOS晶体管128和晚期信号PMOS晶体管150放电，这使电容器160放电的速率是仅经由早期信号PMOS晶体管128使电容器160放电所提供的放电速率的两倍。
电容器160上的电压值减少至低于输出反相器162的阈值电压并且106处的输出信号OUTPUT1转变为高逻辑电平。输出信号反相器122接收108处的输出信号OUTPUT1，并且提供低逻辑电平至第二与非门126，第二与非门126转变而提供高逻辑电平至第一与非门124的输入之一。102处的时钟信号CLK为低逻辑电平并且早期信号反相器120提供高逻辑电平至第一与非门124的另一个输入。当两个输入都为高逻辑电平时，第一与非门124转变而提供低逻辑电平，该低逻辑电平使早期信号PMOS晶体管128截止并且使第一NMOS晶体管164导通。使早期信号PMOS晶体管128截止终止了经由早期信号PMOS晶体管128的电容器160放电。第一与非门124的低逻辑电平被提供至第二与非门126以锁存第二与非门126的高逻辑电平。
第一或非门146接收110处的高逻辑电平输出信号OUTPUT1，并且提供使晚期信号PMOS晶体管150截止以及使第二NMOS晶体管166导通的低逻辑电平。使晚期信号PMOS晶体管150截止终止了经由晚期信号PMOS晶体管150的电容器160放电。由于第一和第二NMOS晶体管164和166导通并且早期和晚期信号PMOS晶体管128和150截止，电容器160充电至高电压电平。
第一或非门146的低逻辑电平被提供至第二或非门148的一个输入。104处的反相时钟信号bCLK为高逻辑电平，并且第二晚期信号反相器144提供低逻辑电平至第二或非门148的另一个输入。由于两个输入都为低逻辑电平，所以第二或非门148提供高逻辑电平至第一或非门146以锁存第一或非门146的低逻辑电平输出。
当电容器160上的电压值超过输出反相器162的阈值电压时，输出反相器162的输出转变而提供106处的低逻辑电平输出信号OUTPUT1。输出信号反相器122接收108处的低逻辑电平输出信号OUTPUT1，并且提供高逻辑电平至第二与非门126。由于第二与非门126的另一个输入为低逻辑电平，所以第二与非门126的输出保持在高逻辑电平。第一或非门146接收110处的低逻辑电平输出信号OUTPUT1。当第二或非门148提供高逻辑电平时，第一或非门146的输出保持在低逻辑电平。因此，输出反相器162从低逻辑电平转变为高逻辑电平，并回到低逻辑电平，从而在102处的时钟信号CLK和104处的反相时钟信号bCLK的每个周期中提供脉冲。
在另一个时钟周期中，在102处的时钟信号CLK的上升沿，早期信号控制电路112开始对电容器160进行放电，并且在104处的反相时钟信号bCLK的上升沿，晚期信号控制电路114也对电容器160进行放电。电容器160上的电压值被放电至低于输出反相器162的阈值电压，并且输出反相器162转变为高逻辑电平，该高逻辑电平开始对电容器160进行充电。当电容器160上的电压值升高超过输出反相器162的阈值电压时，输出反相器162的输出转变以提供106处的低逻辑电平输出信号OUTPUT1，并且阶段混合器52为下一个时钟周期作好准备。
阶段混合器54(如图2所示)类似于阶段混合器52。但是，阶段混合器54包括接收反相时钟信号bCLK的早期输入E和接收时钟信号CLK的晚期输入L。由阶段混合器54提供的脉冲距离阶段混合器52提供的脉冲有1/2时钟周期。
图4是举例说明图3中阶段混合器52的操作的时序图。200处的时钟信号CLK被提供至阶段混合器52的早期输入E，而202处的反相时钟信号bCLK被提供至阶段混合器52的晚期输入L。第一与非门124的输出是204处的EARLY OUTPUT(早期输出)，并且第一或非门146的输出是206处的LATE OUTPUT(晚期输出)。输出反相器162的输出是208处的输出信号OUTPUT1，并且电容器160上的电压是210处的CAPACITOR VOLTAGE(电容器电压)信号。
在0时刻，200处的时钟信号CLK在212处转变为高逻辑电平，并且202处的反相时钟信号bCLK在214处转变为低逻辑电平。早期信号反相器120转变为低逻辑电平，并且204处的EARLY OUTPUT，即第一与非门124的输出，在216处转变为高逻辑电平。在216处的高逻辑电平使早期信号PMOS晶体管128导通且使第一NMOS晶体管164截止，这终止了对电容器160进行充电并开始经由早期信号PMOS晶体管128对电容器160进行放电。210处的CAPACITOR VOLTAGE被充电至218处的大约为VCC的电压值，在220处进行放电的放电速率为S。
第一晚期信号反相器142的输出转变为高逻辑电平，且第一或非门146的输出保持在低逻辑电平。而且，第二晚期信号反相器144的输出转变为高逻辑电平，并且第二或非门148的输出转变为低逻辑电平，该低逻辑电平被提供给第一或非门146。第一或非门146的输出保持在低逻辑电平。
在TH时刻，200处的时钟信号CLK在222处转变为低逻辑电平，并且202处的反相时钟信号bCLK在224处转变为高逻辑电平。在226处，210处的CAPACITOR VOLTAGE保持高于228处的输出反相器162的阈值VTH，并且208处的输出信号OUTPUT1保持在低逻辑电平。
输出信号反相器122的输出保持在高逻辑电平，并且204处的EARLYOUTPUT保持在高逻辑电平。当两个输入都为高逻辑电平时，第二与非门126提供低逻辑电平至第一与非门124。早期信号反相器120的输出从低逻辑电平转变为高逻辑电平，但是，由于第二与非门126提供的低逻辑电平，所以在204处的EARLY OUTPUT保持在高逻辑电平。
第一晚期信号反相器142的输出转变为低逻辑电平，而208处的输出信号OUTPUT1保持在低逻辑电平，并且第二或非门148的输出保持在低逻辑电平。当所有三个输入都为低逻辑电平时，206处的LATE OUTPUT，即第一或非门146的输出，在230处转变为高逻辑电平。230处的高逻辑电平使晚期信号PMOS晶体管150导通并且使第一NMOS晶体管166截止。电容器160经由早期信号PMOS晶体管128和晚期信号PMOS晶体管150被放电并且210处的CAPACITOR VOLTAGE在232处以双倍放电速率或2S进行放电。
在TPS时刻，210处的CAPACITOR VOLTAGE在234处与228处的阈值电压VTH相交，并且208处的输出信号OUTPUT1在236处转变为高逻辑电平。输出信号反相器122接收208处的输出信号OUTPUT1并且提供低逻辑电平至第二与非门126，第二与非门126转变以提供高逻辑电平至第一与非门124的输入之一。200处的时钟信号CLK为低逻辑电平并且早期信号反相器120提供高逻辑电平至第一与非门124的另一个输入。当两个输入都为高逻辑电平时，204处的EARLY OUTPUT在238处转变为低逻辑电平，该低逻辑电平使早期信号PMOS晶体管128截止并且使第一NMOS晶体管164导通。
第一或非门146接收208处的高逻辑电平输出信号OUTPUT1，并且LATEOUTPUT 206提供240处的低逻辑电平，该低逻辑电平使晚期信号PMOS晶体管150截止并且使第二NMOS晶体管166导通。当第一和第二NMOS晶体管164和166导通并且早期信号和晚期信号PMOS晶体管128和150截止时，210处的CAPACITOR VOLTAGE继续在242处进行放电并且开始在244处充电至高电压电平。
206处的LATE OUTPUT的低逻辑电平被提供至第二或非门148的一个输入。202处的反相时钟信号bCLK为高逻辑电平，并且第二晚期信号反相器144提供低逻辑电平至第二或非门148的另一个输入。当两个输入都为低逻辑电平时，第二或非门148提供高逻辑电平至第一或非门146以锁存206处的低逻辑电平LATE OUTPUT。
在TPE时刻，210处的CAPACITOR VOLTAGE在246处与228处的阈值电压VTH相交，并且208处的输出信号OUTPUT1在248处转变为低逻辑电平。输出信号反相器122接收208处的低逻辑电平输出信号OUTPUT1并且提供高逻辑电平至第二与非门126。当204处的EARLY OUTPUT(其为第二与非门126的另一个输入)为低逻辑电平时，第二与非门126的输出保持在高逻辑电平。而且，第一或非门146接收208处的低逻辑电平输出信号OUTPUT1，并且当第二或非门148提供高逻辑电平时，206处的LATE OUTPUT，即第一或非门146的输出，保持在低逻辑电平。这样，208处的输出信号OUTPUT1提供在时刻TPS开始且在时刻TPE终止的脉冲。208处的输出信号OUTPUT1在230处从低逻辑电平转变为高逻辑电平并且在240处回到低逻辑电平，以在200处的时钟信号CLK和202处的反相时钟信号bCLK的每个时钟周期中提供脉冲。210处的CAPACITOR VOLTAGE充电至250处高电压VCC。
在另一个时钟周期中，在时刻TCLK，200处的时钟信号CLK在252处转变为高逻辑电平，并且202处的反相时钟信号bCLK在254处转变为低逻辑电平。早期信号反相器120转变为低逻辑电平，并且204处的EARLYOUTPUT，即第一与非门124的输出，在256处转变为高逻辑电平。在256处的高逻辑电平使早期信号PMOS晶体管128导通并且使第一NMOS晶体管164截止，这终止对电容器160的充电并且经由早期信号PMOS晶体管128开始对电容器160进行放电。在当前时钟周期开始后，210处的CAPACITORVOLTAGE在258处以放电速率S进行放电，并且事件序列继续如前所述在208处的输出信号OUTPUT1中提供开始于时刻TPS并且终止于时刻TPE的脉冲。
从当前时钟周期的开始到脉冲的开始的时间TPS对于200处的时钟信号CLK的每个时钟周期是相同的。在时刻0和时刻TH之间的时间期间，210处的CAPACITOR VOLTAGE如等式I所述对电压值D1进行放电。
等式ID1＝S*TH其中，S为放电速率，TH为放电时间。
在时刻TH和时刻TPS之间的时间期间，210处的CAPACITOR VOLTAGE如等式II所述对电压值D2进行放电。
等式IID2＝(2*S)*(TPS-TH)其中，(2*S)为放电速率，(TPS-TH)为放电时间。
在时刻0和时刻TPS之间放电的电压在等式III描述。
等式IIIVCC-VTH＝D1+D2其中，电容器160被充电至高电压电平VCC并且在时刻TPS被放电至输出反相器162的阈值电压VTH。
替换等式III中的电压值D1和D2并且减少等式IV中的结果。
等式IVVCC-VTH＝(2*S*TPS)-(S*TH)为求等式IV中的TPS，得到等式V。
等式VTPS＝(((VCC-VTH)/S)+TH)/2时刻TPS是高电压电平VCC、阈值电压VTH、放电速率S和200处的时钟信号CLK的高电平阶段的长度TH的函数。这些值中的每一个对于阶段混合器52来说都是常量，并且200处的时钟信号CLK具有稳定的占空比。结果，208处的输出信号OUTPUT1中的一个脉冲与208处的输出信号OUTPUT1中的下一个脉冲相距一个时钟周期。
图5的时序图举例说明图2中的占空比校正器28的操作。占空比校正器28包含图3的阶段混合器52和与阶段混合器52类似的阶段混合器54。阶段混合器52包含接收300处的时钟信号CLK的早期输入E和接收302处的反相时钟信号bCLK的晚期输入L。阶段混合器54包含接收302处的反相时钟信号bCLK的早期输入E和接收300处的时钟信号CLK的晚期输入L。
阶段混合器52和54各包含电容器，所述电容器被充电和放电以提供304处的电容器电压信号CAPACITORS VOLTAGES。阶段混合器52提供306处的输出信号OUTPUT1，并且阶段混合器54提供308处的输出信号OUTPUT2。输出信号，即306处的OUTPUT1和308处的OUTPUT2，在300处的时钟信号CLK和302处的反相时钟信号bCLK的每个时钟周期，各包含一个脉冲。阶段混合器54提供的每个脉冲与阶段混合器52提供的脉冲相隔1/2时钟周期，并且阶段混合器52提供的每个脉冲与阶段混合器54提供的脉冲相隔1/2时钟周期。
在0时刻，300处的时钟信号CLK在310处转变为高逻辑电平，而302处的反相时钟信号bCLK在312处转变为低逻辑电平。在阶段混合器52中，早期信号反相器120转变为低逻辑电平，并且第一与非门124的输出转变为高逻辑电平，该高逻辑电平使早期信号PMOS晶体管128导通并且使第一NMOS晶体管164截止。这终止了对电容器160的充电并且经由早期信号PMOS晶体管128开始对电容器160进行放电。阶段混合器52中的电容器160上的电压在316处以放电速率S进行放电，所述电容器160在314处曾被充电至大约为VCC的电压值。
在TH时刻，300处的时钟信号CLK在318处转变为低逻辑电平，而且302处的反相时钟信号bCLK在320处转变为高逻辑电平。在322处，阶段混合器52中的电容器160上的电压保持在阶段混合器52中的输出反相器162在324处的阈值VTH以上，并且306处的输出信号OUTPUT1保持在低逻辑电平。阶段混合器52中的第一晚期信号反相器142的输出转变为低逻辑电平，同时，306处的输出信号OUTPUT1保持在低逻辑电平，并且第二或非门148的输出保持在低逻辑电平。当三个输入都为低逻辑电平时，第一或非门146的输出转变为高逻辑电平，所述高逻辑电平使晚期信号PMOS晶体管150导通并且使第一NMOS晶体管166截止。电容器160经由早期信号PMOS晶体管128和晚期信号PMOS晶体管150以在326处两倍的放电速率或2S进行放电。
在时刻TH在阶段混合器54中，早期信号反相器转变为低逻辑电平，并且第一与非门的输出转变为高逻辑电平，该高逻辑电平使早期信号PMOS晶体管导通并且使第一NMOS晶体管截止。这终止了对阶段混合器54中的电容器的充电，并且经由早期信号PMOS晶体管开始对电容器进行放电。阶段混合器54中的电容器上的电压，在314处被充电至大约为VCC的电压值，在328处以放电速率S进行放电。
在TPS1时刻，阶段混合器52中的电容器160上的电压与324处的阈值电压VTH相交于330处，并且306处的输出信号OUTPUT1转变为高逻辑电平以提供332处的脉冲。
在TCLK时刻，300处的时钟信号CLK在334处转变为高逻辑电平，而302处的反相时钟信号bCLK在336处转变为低逻辑电平。在338处，阶段混合器54中的电容器上的电压保持在阶段混合器54中的输出反相器在324处的阈值VTH以上，并且308处的输出信号OUTPUT2保持在低逻辑电平。第一晚期信号反相器的输出转变为低逻辑电平，同时308处的输出信号OUTPUT2保持在低逻辑电平，并且第二或非门的输出保持在低逻辑电平。当三个输入都为低逻辑电平时，第一或非门的输出转变为高逻辑电平，该高逻辑电平使晚期信号PMOS晶体管导通并且使第一NMOS晶体管截止。阶段混合器54中的电容器经由早期信号PMOS晶体管和晚期信号PMOS晶体管以在340处两倍的放电速率或2S进行放电。
在TCLK时刻在阶段混合器52中，早期信号反相器120转变为低逻辑电平，并且第一与非门124的输出转变为高逻辑电平，该高逻辑电平使早期信号PMOS晶体管128导通并且使第一NMOS晶体管164截止。这终止了对电容器160的充电并且经由早期信号PMOS晶体管128开始对电容器160进行放电。阶段混合器52中的电容器160(在314处被充电为大约VCC的电压值)上的电压在342处以放电速率S进行放电。
在TPS2时刻，阶段混合器54中的电容器上的电压与324处的阈值电压VTH相交于344，并且308处的输出信号OUTPUT2转变为高逻辑电平以提供346处的脉冲。阶段混合器52中的电容器160上的电压继续以342处的放电速率S进行放电并且该序列重复自身。
346处的脉冲上升沿在时刻TPS2，而332处的脉冲上升沿在时刻TPS1。346处的脉冲上升沿和332处的脉冲上升沿之间的时间是1/2时钟周期。在等式V中，时刻TPS1与时刻TPS相同，其中图4中的D1和D2与图5中的D1和D2相同。在时刻TH和时刻TCLK之间的时间期间，阶段混合器54中的电容器以等式VI对电压值D3进行放电。
等式VID3＝S*(TCLK-TH)其中，S为放电速率，与等式I中的放电速率S相同，并且(TCLK-TH)为放电时间。
在时刻TCLK和时刻TPS2之间的时间期间，阶段混合器54中的电容器以等式VII对电压值D4进行放电。
等式VIID4＝(2*S)*(TPS2-TCLK)其中，(2*S)为放电速率而(TPS2-TCLK)为放电时间。
在时刻TH和时刻TPS2之间放电的电压按照等式VIII进行。
等式VIIIVC-VTH＝D3+D4其中，阶段混合器54中的电容器被充电至高电压电平VCC，而在时刻TPS2被放电为阶段混合器54中的输出反相器的阈值电压VTH。阶段混合器54中的输出反相器的阈值电压VTH与阶段混合器52中的输出反相器162的阈值电压VTH相同。
替换等式VIII中的电压值D3和D4，在等式IX中减少结果。
等式IXVCC-VTH＝(2*S*TPS2)-(SxTH)-(S*TCLK)为求等式IX中的TPS2，得到等式X。
等式XTPS2＝(((VCC-VTH)/S)+TH+TCLK)/2从等式X中的TPS2中减去TPS1即等式V中的TPS，得到等式XI。
等式XI(((VCC-VTH)/S)+TH+TCLK)/2-(((VCC-VTH)/S)+TH)/2＝TCLK/2其中，TCLK为时钟周期的长度，而TCLK/2为1/2时钟周期。
因此，346处的脉冲的上升沿与332处的脉冲的上升沿之间的时间是1/2时钟周期。而且，在输出信号OUTPUT1和OUTPUT2中任何相邻脉冲之间的时间是1/2时钟周期。通过提供相隔1/2时钟周期的上升沿，占空比校正器28校正接下来的时钟信号的占空比为占空比50％。
图6的示意图举例说明根据本发明的占空比校正器400的一个实施例。占空比校正器400类似于图2中的占空比校正器28。占空比校正器400包括第一阶段混合器402、第二阶段混合器404、第一延迟电路406和第二延迟电路408。第一阶段混合器402与第一阶段混合器52(图2和3示出)类似并且第二阶段混合器404与第二阶段混合器54(图2中示出)类似。阶段混合器402和阶段混合器404各包含早期输入E、晚期输入L和输出O。
延迟电路406的输入接收410处的时钟信号CLK并且提供412处的延迟时钟信号CLKD。延迟电路408的输入接收414处的反相时钟信号bCLK并且提供416处的延迟反相时钟信号bCLKD。410处的时钟信号CLK是414处的反相时钟信号bCLK的反转。
阶段混合器402的早期输入E接收412处的延迟时钟信号CLKD并且阶段混合器402的晚期输入L接收414处的反相时钟信号bCLK。阶段混合器404的早期输入E接收416处的延迟反相时钟信号bCLKD并且阶段混合器404的晚期输入L接收410处的时钟信号CLK。阶段混合器402的输出O在418处的输出信号OUTPUT1中提供脉冲，并且阶段混合器404的输出O在420处的输出信号OUTPUT2中提供脉冲。
在410处的时钟信号CLK和414处的反相时钟信号bCLK的每个时钟周期期间，一个脉冲是在418处的输出信号OUTPUT1中提供并且一个脉冲是在420处的输出信号OUTPUT2中提供。418处的输出信号OUTPUT1中的每个脉冲在418处的输出信号OUTPUT1中的另一个脉冲开始后实质上一个时钟周期、并且在420处的输出信号OUTPUT2中的脉冲开始后实质上1/2时钟周期开始。在420处的输出信号OUTPUT2中的每个脉冲在420处的输出信号OUTPUT2中的另一个脉冲开始后实质上一个时钟周期、并且在418处的输出信号OUTPUT1中的脉冲开始后实质上1/2时钟周期开始。
阶段混合器402接收412处的延迟时钟信号CLKD和414处的反相时钟信号bCLK。运行期间，412处的延迟时钟信号CLKD的上升沿发生在414处的反相时钟信号bCLK的上升沿之前，以开始对阶段混合器402中的电容器进行放电。412处的延迟时钟信号CLKD的上升沿更接近414处的反相时钟信号bCLK的上升沿出现，而不是延迟410处的时钟信号CLK的上升沿以提供412处的延迟时钟信号CLKD的上升沿。通过接收412处的延迟时钟信号CLKD，而不是410处的时钟信号CLK，在早期输入E，阶段混合器402在比占空比校正器28更短的混合时间后提供脉冲。而且，接收412处的延迟时钟信号CLKD而不是410处的时钟信号CLK，在412处的延迟时钟信号CLKD的下一个上升沿开始对电容器进行放电之前，在早期输入E提供更多的时间用于对阶段混合器402中的电容器进行预充电。
阶段混合器404接收416处的延迟反相时钟信号bCLKD和410处的时钟信号CLK。运行期间，416处的延迟反相时钟信号bCLKD的上升沿出现在410处的时钟信号CLK的上升沿之前，以开始对阶段混合器404中的电容器进行放电。416处的延迟反相时钟信号bCLKD的上升沿更接近410处的时钟信号CLK的上升沿出现，而不是延迟414处的反相时钟信号bCLK的上升沿以提供416处的延迟反相时钟信号bCLKD的上升沿。通过接收416处的延迟反相时钟信号bCLKD，而不是414处的反相时钟信号bCLK，在早期输入E，阶段混合器404在比占空比校正器28更短的混合时间后提供脉冲。而且，接收在416处的延迟反相时钟信号bCLKD而不是在414处的反相时钟信号bCLK，在416处的延迟反相时钟信号bCLKD的下一个上升沿开始对电容器进行放电之前，在早期输入E提供更多的时间用于对阶段混合器404中的电容器进行预充电。
图7的时序图举例说明图6中的占空比校正器400的操作。占空比校正器400包括阶段混合器402和阶段混合器404。阶段混合器402包括接收500处的延迟时钟信号CLKD的早期输入E和接收502处的反相时钟信号bCLK的晚期输入L。阶段混合器404包括接收504处的延迟反相时钟信号bCLKD的早期输入E和接收506处的时钟信号CLK的晚期输入L。
阶段混合器402提供508处的输出信号OUTPUT1并且阶段混合器404提供510处的输出信号OUTPUT2。每个输出信号，即508处的OUTPUT1和510处的OUTPUT2，包括在506处的时钟信号CLK和502处的反相时钟信号bCLK的每时钟周期的一个脉冲。由阶段混合器404提供的每个脉冲与由阶段混合器402提供的脉冲相隔1/2时钟周期，并且由阶段混合器402提供的每个脉冲与由阶段混合器404提供的脉冲相隔1/2时钟周期。
在0时刻，500处的延迟时钟信号CLKD在512处转变为高逻辑电平，并且504处的反相延迟时钟信号bCLKD在514处转变为低逻辑电平。阶段混合器402中的早期信号反相器的输出转变为低逻辑电平，而阶段混合器402中的第一与非门的输出转变为高逻辑电平，该高逻辑电平使早期信号PMOS晶体管导通并使第一NMOS晶体管截止。这终止了对电容器的充电，并开始经由早期信号PMOS晶体管对阶段混合器402中的电容器进行放电。
在时刻TH1，506处的时钟信号CLK在516处转变为低逻辑电平并且502处的反相时钟信号bCLK在518处转变为高逻辑电平。第一或非门的输出转变为高逻辑电平，该高逻辑电平使晚期信号PMOS晶体管导通并且使第一NMOS晶体管截止。阶段混合器402中的电容器经由早期信号PMOS晶体管和晚期信号PMOS晶体管进行放电。在时刻TPS1，阶段混合器402中的电容器上的电压与输出反相器的阈值电压相交，并且508处的输出信号OUTPUT1转变为高逻辑电平以提供520处的脉冲。
在时刻TDH，500处的延迟时钟信号CLKD在522处转变为低逻辑电平，并且504处的反相延迟时钟信号bCLKD在524处转变为高逻辑电平。阶段混合器404中的早期信号反相器的输出转变为低逻辑电平，并且阶段混合器404中的第一与非门的输出转变为高逻辑电平，该高逻辑电平使早期信号PMOS晶体管导通并使第一NMOS晶体管截止。这终止了对电容器的充电，并开始经由早期信号PMOS晶体管对阶段混合器404中的电容器进行放电。
在时刻TCLK，502处的反相时钟信号bCLK在526处转变为低逻辑电平并且506处的时钟信号CLK在528处转变为高逻辑电平。阶段混合器404中的第一或非门的输出转变为高逻辑电平，该高逻辑电平使晚期信号PMOS晶体管导通并使第一NMOS晶体管截止。阶段混合器404中的电容器经由早期信号PMOS晶体管和晚期信号PMOS晶体管进行放电。在时刻TPS2，阶段混合器404中的电容器上的电压与输出反相器的阈值电压相交，并且510处的输出信号OUTPUT2转变为高逻辑电平以提供530处的脉冲。
在时刻TDL，500处的延迟时钟信号CLKD在532处转变为高逻辑电平，并且504处的反相延迟时钟信号bCLKD在534处转变为低逻辑电平。阶段混合器402中的早期信号反相器的输出转变为低逻辑电平，并且阶段混合器402中的第一与非门的输出转变为高逻辑电平，该高逻辑电平使早期信号PMOS晶体管导通并使第一NMOS晶体管截止。这终止了对电容器的充电，并开始经由早期信号PMOS晶体管对阶段混合器402中的电容器进行放电。
在时刻TH2，506处的时钟信号CLK在536处转变为低逻辑电平，并且502处的反相时钟信号bCLK在538处转变为高逻辑电平。第一或非门的输出转变为高逻辑电平，该高逻辑电平使晚期信号PMOS晶体管导通并使第一NMOS晶体管截止。阶段混合器402中的电容器经由早期信号PMOS晶体管和晚期信号PMOS晶体管进行放电，而脉冲序列在输出信号、即508处的OUTPUT1和510处的OUTPUT2中重复。
在506处的时钟信号CLK和502处的反相时钟信号bCLK的每个时钟周期期间，一个脉冲在508处的输出信号OUTPUT1中提供而一个脉冲在510处的输出信号OUTPUT2中提供。508处的输出信号OUTPUT1中的每个脉冲在508处的输出信号OUTPUT1中的另一脉冲开始之后一个时钟周期、并且在510处的输出信号OUTPUT2中的脉冲开始后1/2时钟周期开始。510处的输出信号OUTPUT2中的每个脉冲在510处的输出信号OUTPUT2中的另一个脉冲开始之后一个时钟周期、并且在508处的输出信号OUTPUT1中的脉冲开始之后1/2时钟周期开始。
506处的时钟信号CLK被延迟几乎1/2时钟周期以提供500处的延迟时钟信号CLKD。500处的延迟时钟信号CLKD在512处的上升沿比502处的反相时钟信号bCLK在518处的上升沿之前不到1/2时钟周期出现，以开始对阶段混合器402中的电容器进行充电。通过接收500处的延迟时钟信号CLKD，而不是506处的时钟信号CLK，在早期输入E，与506处的时钟信号CLK的上升沿(未示出)和518处的上升沿之间更长的混合时间相比，阶段混合器402在512处的上升沿和518处的上升沿之间更短的混合时间之后提供520处的脉冲。而且，通过接收500处的延迟时钟信号CLKD，而不是506处的时钟信号CLK，在早期输入E，与520处的脉冲和506处的时钟信号CLK在528处的上升沿之间的时间相比，用于对阶段混合器402中的电容器进行充电的时间增加至在520处的脉冲和500处的延迟时钟信号CLKD在532处的延迟上升沿之间的时间。
502处的反相时钟信号bCLK被延迟几乎1/2时钟周期以提供504处的延迟反相时钟信号bCLKD。506处的时钟信号CLK在528处的上升沿之前不到1/2时钟周期，504处的延迟反相时钟信号bCLKD在524处的上升沿出现，开始对阶段混合器404中的电容器进行放电。通过接收504处的延迟反相时钟信号bCLKD，而不是502处的反相时钟信号bCLK，在早期输入E，与在502处的反相时钟信号bCLK在518处的上升沿和在528处的上升沿之间的更长混合时间相比，阶段混合器404在524处的上升沿和528处的上升沿之间更短混合时间之后提供530处的脉冲。而且，通过接收504处的延迟反相时钟信号bCLKD，而不是502处的反相时钟信号bCLK，在早期输入E，与在530处的脉冲和在502处的反相时钟信号bCLK在538处的上升沿之间的时间相比，用于对阶段混合器404中的电容器进行充电的时间被增加至530处的脉冲和504处的延迟反相时钟信号bCLKD的下一个上升沿之间的时间。
尽管此处举例说明和描述了特定实施例，但是本领域普通技术人员可以理解，多种可选的和/或等价的实现可以用来代替所示的和所描述的特定实施例而不会脱离本发明的范围。本申请意图覆盖此处讨论的特定实施例的任何修改或变化。因此，意图在于本发明仅由所述权利要求及其等价物来限制。
权利要求
1.一种占空比校正器，包括第一电路，配置为接收具有第一阶段和第二阶段的时钟信号，基于第一阶段和部分第二阶段的长度获得第一阈值，并且提供第一脉冲以响应第一阈值；以及第二电路，配置为接收时钟信号，基于第二阶段和部分第一阶段的长度获得第二阈值，并且提供第二脉冲以响应第二阈值，其中第一脉冲的开始和第二脉冲的开始之间的时间实质上是1/2时钟周期。
2.权利要求1所述的占空比校正器，其中第一电路配置为在第一阶段和部分第二阶段期间调整第一电容器上的电荷以获得第一阈值，以及第二电路配置为在第二阶段和部分第一阶段期间调整第二电容器上的电荷以获得第二阈值。
3.权利要求1所述的占空比校正器，其中第一电路配置为在第一阶段和部分第二阶段期间对第一电容器进行放电以获得第一阈值，以及第二电路配置为在第二阶段和部分第一阶段期间对第二电容器进行放电以获得第二阈值。
4.权利要求1所述的占空比校正器，其中第一电路配置为在第一阶段期间以第一速率和在部分第二阶段期间以第二速率对第一电容器进行放电，以及第二电路配置为在第二阶段期间以第三速率和在部分第一阶段期间以第四速率对第二电容器进行放电。
5.权利要求4所述的占空比校正器，其中第一速率实质上等于第三速率，并且第二速率实质上等于第四速率。
6.权利要求4所述的占空比校正器，其中第二速率实质上是第一速率的两倍，并且第四速率实质上是第三速率的两倍。
7.权利要求1所述的占空比校正器，其中第一电路配置为接收反相时钟信号，该反相时钟信号是所述时钟信号的反转，并且第二电路配置为接收反相时钟信号，该反相时钟信号是所述时钟信号的反转。
8.权利要求1所述的占空比校正器，其中第一电路配置为在第二阶段期间在第一电容器上提供第一预置电荷，以及第二电路配置为在第一阶段期间在第二电容器上提供第二预置电荷。
9.权利要求8所述的占空比校正器，其中第一电路配置为在第一阶段和部分第二阶段期间改变第一电容器上的电荷以获得第一阈值，以及第二电路配置为在第二阶段和部分第一阶段期间改变第二电容器上的电荷以获得第二阈值。
10.一种占空比校正器，包括第一电路；第二电路；以及第三电路，配置为获得阈值以响应电荷流量，该电荷流量由第一电路和第二电路进行调节，其中第一电路配置为接收时钟信号并在时钟信号的第一转变处改变电荷流量，以及第二电路配置为在时钟信号的第二转变处改变电荷流量，并且第一电路和第二电路被配置为改变电荷流量以响应获得阈值。
11.权利要求10所述的占空比校正器，其中第一电路配置为在第一转变处增加电荷流量以及第二电路配置为在第二转变处增加电荷流量。
12.权利要求11所述的占空比校正器，其中第一电路配置为降低电荷流量以响应获得阈值以及第二电路配置为降低电荷流量以响应获得阈值。
13.权利要求12所述的占空比校正器，包括第四电路，它配置为增加电荷流量以响应获得阈值。
14.权利要求10所述的占空比校正器，其中第三电路包括电容器，并且第一电路配置为在第一转变处增加离开电容器的电荷流量，以及第二电路配置为在第二转变处增加离开电容器的电荷流量。
15.权利要求14所述的占空比校正器，其中第一电路配置为响应获得阈值而降低离开电容器的电荷流量，以及第二电路配置为响应获得阈值而降低离开电容器的电荷流量。
16.权利要求14所述的占空比校正器，包括第四电路，它配置为响应获得阈值而增加至电容器的电荷流量。
17.一种占空比校正器，包括用于接收时钟信号的装置；用于在时钟信号的第一转变处改变电荷流量的装置；用于在时钟信号的第二转变处改变电荷流量的装置；用于获得阈值以响应在第一转变处和第二转变处被改变的电荷流量的装置；以及用于改变电荷流量以响应获得阈值的装置。
18.权利要求17所述的占空比校正器，其中用于在第一转变处改变电荷流量的装置包括用于在第一转变处增加电荷流量的装置；以及用于在第二转变处改变电荷流量的装置包括用于在第二转变处增加电荷流量的装置。
19.权利要求18所述的占空比校正器，其中用于改变电荷流量以响应获得阈值的装置包括用于阻止离开电容器的电荷流量以响应获得阈值的装置。
20.权利要求19所述的占空比校正器，包括用于增加至电容器的电荷流量以响应获得阈值的装置。
21.一种占空比校正器，包括用于接收具有第一阶段和第二阶段的时钟信号的装置；用于基于第一阶段和部分第二阶段的长度获得第一阈值的装置；用于基于第二阶段和部分第一阶段的长度、在获得第一阈值后1/2时钟周期、获得第二阈值的装置；用于提供第一脉冲以响应第一阈值的装置；以及用于提供第二脉冲以响应第二阈值的装置。
22.权利要求21所述的占空比校正器，其中用于获得第一阈值的装置包括用于在第一阶段和部分第二阶段期间改变在第一电容器上的电荷以获得第一阈值的装置；以及用于获得第二阈值的装置包括用于在第二阶段和部分第一阶段期间改变在第二电容器上的电荷以获得第二阈值的装置。
23.权利要求21所述的占空比校正器，其中用于获得第一阈值的装置包括用于在第一阶段期间以第一速率和在部分第二阶段期间以第二速率对第一电容器进行放电的装置；以及用于获得第二阈值的装置包括用于在第二阶段期间以第三速率和在部分第一阶段期间以第四速率对第二电容器进行放电的装置。
24.一种存储电路，包括存储器；以及占空比校正器，其中包括第一电路，配置为接收具有第一阶段和第二阶段的时钟信号，基于第一阶段和部分第二阶段的长度获得第一阈值，并且响应第一阈值而提供第一脉冲；以及第二电路，配置为接收时钟信号，基于第二阶段和部分第一阶段的长度获得第二阈值，并且响应第二阈值而提供第二脉冲，其中第一脉冲的开始和第二脉冲的开始之间的时间实质上是1/2时钟周期。
25.权利要求24所述的存储电路，其中占空比校正器被配置为从主机电路接收时钟信号。
26.一种用于校正占空比的方法，包括接收具有第一阶段和第二阶段的时钟信号；基于第一阶段和部分第二阶段的长度获得第一阈值；从获得第一阈值开始1/2时钟周期，基于第二阶段和部分第一阶段的长度获得第二阈值；提供第一脉冲以响应第一阈值；以及提供第二脉冲以响应第二阈值。
27.权利要求26所述的方法，其中获得第一阈值包括在第一阶段和部分第二阶段期间改变第一电容器上的电荷以获得第一阈值；以及获得第二阈值包括在第二阶段和部分第一阶段期间改变第二电容器上的电荷以获得第二阈值。
28.权利要求26所述的方法，其中获得第一阈值包括在第一阶段期间以第一速率对第一电容器进行放电；以及在部分第二阶段期间以第二速率对第一电容器进行放电；以及获得第二阈值包括在第二阶段期间以第三速率对第二电容器进行放电；以及在部分第一阶段期间以第四速率对第二电容器进行放电。
29.权利要求28所述的方法，其中第一速率实质上等于第三速率并且第二速率实质上等于第四速率。
30.权利要求28所述的方法，其中第二速率实质上是第一速率的两倍并且第四速率实质上是第三速率的两倍。
全文摘要
一种包括第一电路和第二电路的占空比校正器。第一电路配置为接收具有第一阶段和第二阶段的时钟信号，并基于第一阶段和部分第二阶段的长度获得第一阈值，以及提供第一脉冲以响应第一阈值。第二电路配置为接收时钟信号，并基于第二阶段和部分第一阶段的长度获得第二阈值，以及提供第二脉冲以响应第二阈值。在第一脉冲的开始和第二脉冲的开始之间的时间实质上是1/2时钟周期。
文档编号H03K5/156GK1812262SQ200610008928
公开日2006年8月2日 申请日期2006年1月10日 优先权日2005年1月10日
发明者J·韩, J·金, J·P·金 申请人:因芬尼昂技术股份公司