专利名称：通用时钟同步器及通用时钟同步方法
技术领域：
本发明涉及一种时钟同步器，尤其涉及一种应用于不同时钟域中传送脉冲的时钟同步器，本发明还涉及一种于不同时钟域中传送脉冲的同步方法。
背景技术：
同步数字设计需要至少一个时钟信号源来进行运作，而利用周期不相关或周期关系未知的时钟信号(异步时钟)来运作的两数字电路方块间也常有通讯的需要，使用时钟A的同步逻辑触发器通常称为属于时钟域(clockdomain)A，以此类推，使用时钟B的同步逻辑触发器则称为属于时钟域B。另外，在许多设计中，异步时钟间的周期关系是已知的，但是却不是固定的，可能会因软件控制及硬件能源管理要求等因素而使得时钟周期比改变，这些异步连接会造成问题，因而需要某些同步方法以确保不同电路方块间的正常通讯，如果异步时钟的周期比为固定值，那么可以据此设计电路，送入一个输入控制信号，其脉冲宽度等于时钟信号A的一个周期，就会产生一个控制信号，其脉冲宽度等于时钟信号B的一个周期(与时钟域B同步)，不过当时钟信号A的周期大于时钟信号B的周期，其电路会和时钟信号B的周期大于时钟信号A的周期的电路不同，如果时钟周期比不固定，则处理方式分为三种。
第一种是当时钟信号A的周期永远小于时钟信号B的周期，图1显示用于同步脉冲的已知电路，其中可以适当地增加或减少时钟域A的触发器11及或门12输入的数目，使得所产生属于时钟域A的脉冲宽度能确保或门12输出的脉冲宽度不超过时钟信号B的两个周期，属于时钟域A的触发器11的输出Q必须与一常值“0”经过多工处理，于改变时钟A的周期时提供适当的宽度；第二种是当时钟周期比变得非常小，则如图2所示，可利用计数器14及比较电路15取代图1的串接触发器11，以减少逻辑单元及存储元件；第三种则是当时钟信号A的周期永远大于时钟信号B的周期，图3显示此时用于同步脉冲的已知电路，只要一个简单的边沿检测器(edge detector)就可以根据时钟域A的脉冲信号的边沿而产生时钟域B的脉冲信号。
然而，如果时钟周期比的差异太大，则需要大量的串接触发器11与额外的触发器13(如图1)，以避免进入属于时钟域B的同步器前的竞态条件(race condition)，或是如图2中使用格雷式计数器(Gray counter)14与比较电路15，在时钟信号A的周期永远大于时钟信号B的周期的情况下，仍可使用图3的电路结构。如果时钟信号A和时钟信号B的频率相同，但是彼此的相位关系不确定，则信号pulse_in必须与时钟域A中经副沿触发的触发器所延迟的信号pulse_in进行或运算，或是必须使用组合延迟电路，但是此类使用大量的触发器或限定时钟周期比范围的方式通常不符合设计要求。
发明内容
本发明提供一种通用时钟同步器及通用时钟同步方法，不再需要限定两时钟域间的周期比。
本发明为一种时钟同步器，应用于从第一电路方块传送第一脉冲信号至第二电路方块，该第一电路方块及第二电路方块利用第一时钟信号及第二时钟信号运作，该时钟同步器包含第一延迟方块，耦接于该第一电路方块，其接收该第一电路方块送出的第一脉冲信号，并根据该第一脉冲信号、该第一时钟信号与反馈信号而输出第一开始信号；第一同步电路，耦接于该第一延迟方块，其根据该第一开始信号与该第二时钟信号而输出第二开始信号；第二延迟方块，耦接于该第一同步电路，其根据该第二开始信号与该第二时钟信号而输出结束信号；第二同步电路，耦接于该第一同步电路，其根据该第二开始信号与该第一时钟信号而输出该反馈信号，供该第一延迟方块与该第一脉冲信号进行逻辑运算；以及逻辑单元，耦接于该第二电路方块、该第一同步电路与该第二延迟方块，其根据该第二开始信号、该结束信号与该第二时钟信号而输出第二脉冲信号送至该第二电路方块。
根据上述构想，本发明所述的时钟同步器，其中该第一延迟方块包含第一逻辑门，耦接于该第一电路方块，其根据该第一脉冲信号与该第一时钟信号而输出异步信号；第一触发器，其异步输入端耦接于该第一逻辑门，其根据该异步信号与该第一时钟信号而输出该第一开始信号；以及第二逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号、该第一电路方块输出的复位信号及该第一时钟信号而输出清除信号送至该第一触发器的清除端，用以清除该第一触发器的输出。
根据上述构想，本发明所述的时钟同步器，其中还包含第三逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号与该第一开始信号而输出就绪信号送至该第一电路方块，用以控制该第一电路方块输出次一脉冲信号。
根据上述构想，本发明所述的时钟同步器，其中该第三逻辑门为或非门。
根据上述构想，本发明所述的时钟同步器，其中还包含第四逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号与该第一时钟信号而输出数据信号给该第一触发器的数据输入端，其中该第一触发器根据该数据信号而从其数据输出端输出该第一开始信号。
根据上述构想，本发明所述的时钟同步器，其中该第四逻辑门为反相器。
根据上述构想，本发明所述的时钟同步器，其中该第二逻辑门为与门，而该反馈信号经反相后输入该与门。
根据上述构想，本发明所述的时钟同步器，其中该第一逻辑门为或门。
根据上述构想，本发明所述的时钟同步器，其中该逻辑单元包含与门，而该结束信号经反相后输入该与门。
根据上述构想，本发明所述的时钟同步器，其中该第一同步电路包含两个串接的触发器，其分别由该第二时钟信号所触发。
根据上述构想，本发明所述的时钟同步器，其中该第二同步电路包含两个串接的触发器，其分别由该第一时钟信号所触发。
本发明的另一实施例为一种时钟同步器，应用于从第一电路方块传送第一脉冲信号至第二电路方块，该第一电路方块及第二电路方块利用第一时钟信号及第二时钟信号运作，该时钟同步器包含第一逻辑门，耦接于该第一电路方块，其根据该第一电路方块送出的该第一脉冲信号而产生异步信号；第一触发器，其异步输入端耦接于该第一逻辑门，其根据该异步信号与该第一时钟信号而输出第一开始信号；第一同步电路，耦接于该第一触发器，其根据该第一开始信号与该第二时钟信号而输出第二开始信号；第二触发器，耦接于该第一同步电路，其根据该第二开始信号与该第二时钟信号而输出结束信号；第二同步电路，耦接于该第一同步电路，其根据该第二开始信号与该第一时钟信号而输出反馈信号，供该第一逻辑门与该第一脉冲信号进行逻辑运算；以及第二逻辑门，耦接于该第二电路方块、该第一同步电路与该第二触发器，其根据该第二开始信号、该结束信号与该第二时钟信号而输出第二脉冲信号，送至该第二电路方块。
根据上述构想，本发明所述的时钟同步器，其中还包括第三逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号与该第一开始信号而输出就绪(ready)信号，该就绪信号传送至该第一电路方块，用以控制该第一电路方块输出次一脉冲信号。
根据上述构想，本发明所述的时钟同步器，其中该第三逻辑门为或非门。
根据上述构想，本发明所述的时钟同步器，其中还包括第四逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号与该第一时钟信号而输出数据信号送至该第一触发器的数据输入端，而该第一触发器则根据该数据信号从其数据输出端输出该第一开始信号。
根据上述构想，本发明所述的时钟同步器，其中该第四逻辑门为反相器。
根据上述构想，本发明所述的时钟同步器，其中还包括第五逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号、该第一电路方块所输出的复位(reset)信号与该第一脉冲信号而产生清除信号，该清除信号送至该第一触发器的清除端，用以清除该第一触发器的输出。
根据上述构想，本发明所述的时钟同步器，其中该第五逻辑门为与门，该反馈信号经反相运算后再输入该与门。
根据上述构想，本发明所述的时钟同步器，其中该第一逻辑门为或门。
根据上述构想，本发明所述的时钟同步器，其中该第二逻辑门为与门，该结束信号经反相运算后再输入该与门。
根据上述构想，本发明所述的时钟同步器，其中该第一同步电路包含两个串接的触发器，其分别由该第二时钟信号所触发。
根据上述构想，本发明所述的时钟同步器，其中该第二同步电路包含两个串接的触发器，其分别由该第一时钟信号所触发。
本发明的又一方面为一种同步方法，应用于分别利用第一时钟信号及第二时钟信号运作的第一电路方块与第二电路方块之间，该同步方法包含步骤对该第一电路方块输出的第一脉冲信号及反馈信号进行逻辑运算，以产生异步信号；根据该异步信号的第一逻辑状态而延迟数据信号，以产生第一开始信号，或是根据该异步信号的第二逻辑状态而保持该第一开始信号为第一固定逻辑状态；根据该第二时钟信号而延迟该第一开始信号，以产生第二开始信号；根据该第一时钟信号而延迟该第二开始信号，以产生该反馈信号；根据该第二时钟信号而延迟该第二开始信号，以产生结束信号；以及对该第二开始信号及该结束信号进行逻辑运算，以输出第二脉冲信号送至该第二电路方块。
根据上述构想，本发明所述的同步方法，其中该数据信号为该反馈信号经反相运算而得。
根据上述构想，本发明所述的同步方法，其中还包含步骤对该反馈信号与该第一开始信号进行或非运算，以产生就绪信号；以及根据该就绪信号的逻辑状态而控制输出次一脉冲信号。
根据上述构想，本发明所述的同步方法，其中还包含步骤对该反馈信号进行反相运算；根据该第一时钟信号而对该反相的反馈信号及该第一电路方块输出的复位信号进行与运算，以产生清除信号；以及根据该清除信号的逻辑状态而保持该第一开始信号为第二固定逻辑状态。
根据上述构想，本发明所述的同步方法，其中该异步信号为对该第一脉冲信号及该反馈信号进行或运算而得。
根据上述构想，本发明所述的同步方法，还包含对该结束信号反相的步骤，其中该第二脉冲信号为对该第二开始信号及经过反相的该结束信号进行与运算而得。
本发明通过下列附图及详细说明，得到更深入的了解图1为公知用于从低时钟周期域传送脉冲信号至高时钟周期域的时钟同步器的电路方块图。
图2为公知用于从极低时钟周期域传送脉冲信号至极高时钟周期域的时钟同步器的电路方块图。
图3为公知用于从高时钟周期域传送脉冲信号至低时钟周期域的时钟同步器的电路方块图。
图4(a)为本发明用于两时钟域间传送脉冲的时钟同步器的电路方块图。
图4(b)为图4(a)所示时钟同步器的细部电路方块图。
图4(c)为图4(b)所示时钟同步器的同步电路的电路方块图。
图5为自低时钟周期域传送脉冲信号至高时钟周期域的波形图。
图6为自低时钟周期域传送脉冲信号至高时钟周期域的波形图。
图7为自高时钟周期域传送脉冲信号至低时钟周期域的波形图。
图8为示出本发明同步方法的流程图。
其中，附图标记说明如下11、13、30、31、231、234 触发器12、15、230 或门14 计数器21 第一方块电路22 第二方块电路23 第一延迟方块24 第二延迟方块27 第一逻辑单元28 第二逻辑单元232 或非门 233 第一同步电路235、238 与门236 第二同步电路具体实施方式
请先参见图4(a)，其中时钟域A的第一电路方块21利用时钟信号a_clk运作，输出脉冲信号a_pulse，通过图4(a)的时钟同步器，脉冲信号a_pulse转换成以时钟信号b_clk运作的脉冲信号b_pluse，然后传送至时钟域B的第二电路方块22，本发明的时钟同步器包含第一延迟方块23、第二延迟方块24、第一同步电路233、第二同步电路236、第一逻辑单元27及第二逻辑单元28。在时钟同步器中，第一延迟方块23耦接于第一电路方块21并从其接收脉冲信号a_pulse和时钟信号a_clk，第一延迟方块23同时耦接于第一同步电路233，根据时钟信号a_pulse和时钟信号a_clk产生异步信号a_async，并根据时钟信号a_clk而输出开始信号a_start。第一同步电路233进行同步操作，根据时钟信号b_clk产生另一开始信号b_start，第一同步电路233还耦接于第二延迟方块24，根据时钟信号b_clk而延迟开始信号b_start以输出结束信号b_end，接着第一逻辑单元27对开始信号b_start和结束信号b_end进行逻辑运算，即可得到预备输入至第二电路方块22的脉冲信号b_pulse。另一方面，开始信号b_start还被传送至第二同步电路236，第二同步电路236着手进行另一同步操作，根据时钟信号a_clk而产生反馈信号a_fdbk，接着第二逻辑单元28对反馈信号a_fdbk和开始信号a_start进行逻辑运算，可得到就绪信号a_ready，将回送至第一电路方块21以控制下一个脉冲信号的输出。
图4(a)的时钟同步器可以图4(b)所示的实施例进行，其中第一延迟方块23包含或门(逻辑门)230、第一触发器231、反相器237和与门(逻辑门)238，第二延迟方块24包含第二触发器234，第一逻辑单元27包含与门(逻辑门)235，而第二逻辑单元28包含或非门(逻辑门)232。或门230的输入端耦接于第一电路方块21的输出端，而输出端则耦接于第一触发器231的输入端，第一触发器231的其它输入端则分别耦接于第一电路方块21、反向器237以及与门238等元件的输出端，至于第一触发器231的输出端则耦接于第一同步电路233的输入端，其输出端同时也经过或非门232而耦接于第一电路方块21的输入端，或门230的另一输入端耦接于第二同步电路236的输出端，而第二同步电路236的输入端则耦接于第一同步电路的输出端，第一同步电路233的输出端还耦接于第二触发器234和与门235的一个输入端，第二触发器234的输出端耦接于与门235的另一反相输入端，与门235的输出端耦接于第二电路方块22的输入端。本实施例中的或门230、或非门232、与门235和与门238统称为“逻辑门”，本领域技术人员都知道上述的或门、与门和或非门可用其它一个或多个逻辑门替代，因此这些门可称为“逻辑门”。图4(c)说明第一同步电路233和第二同步电路236的电路系统，每一同步电路包含两个串接的触发器30和31，信号*_clk和*_rst_x分别代表第一同步电路233内的b_clk和b_rst_x，或是代表第二同步电路236内的a_clk和a_rst_x，时钟同步器操作方式将分成三种时钟周期比进行说明，其相关时序信号图分别为图5、图6及图7。
以下先以a_clk与b_clk的时钟周期比为2∶3来当例子并配合图5所示的相关信号时序图来进行说明，其中脉冲信号a_pulse的宽度等于时钟信号a_clk的一个周期。首先，脉冲信号a_pulse与反馈信号a_fdbk被送到或门230进行逻辑运算，进而产生异步输入信号a_async，异步输入信号a_async送至第一触发器231的异步输入端(本例是预设端-Pr)，因此当脉冲信号a_pulse与反馈信号a_fdbk皆处于低态“0”时，异步输入信号a_async也因而转入低态“0”，反馈信号a_fdbk经由反相器237反相后输入第一触发器231，使该第一触发器231的输出端Q输出的开始信号a_start设定成高态“1”，再经由或非门232，可得到低态“0”的就绪信号a_ready，用以禁止第一电路方块21再发出其它脉冲信号a_pulse。
另外，传递开始信号a_start至第一同步电路233，通过第一同步电路233的两个串接的触发器30和31(图4(c))，于经过时钟信号b_clk的两个上升沿触发后，开始信号a_start输出成为开始信号b_start，开始信号b_start与经触发器234延迟后生成的结束信号b_end均被送入与门235进行逻辑运算，结束信号b_end在输入与门235前先经过反相，如此一来，结束信号b_end便落后开始信号b_start达时钟信号b_clk的一个周期，而生成的脉冲信号b_pulse宽度为时钟信号b_clk的一个周期，然后具有所需时钟周期的脉冲信号b_pluse即可送至第二电路方块22来达成本发明装置的基本目的。
另外，开始信号b_start同时送入第二同步电路236，通过第二同步电路236的两个串接的触发器30和31(图4(c))，于经过时钟信号a_clk的两个上升沿触发后，开始信号b_start输出成为反馈信号a_fdbk，反馈信号a_fdbk除了送到前述的或门230，也送至与门238，不过在输入与门238前先经过反相，与门238对反馈信号a_fdbk及第一电路方块21输出的复位信号a_rst_x进行逻辑运算后，会产生清除信号a_clear送至第一触发器231的清除端Cr，进而在反馈信号a_fdbk处于高态“1”时把开始信号a_start转变成低态“0”，开始信号a_start经由第一同步电路233及第二同步电路236的处理后生成反馈信号a_fdbk，因此，开始信号a_start转成低态“0”的下降沿，于经过时钟信号b_clk的连续两个上升沿触发第一同步电路233的两个串接触发器30和31后，也带出开始信号b_start的下降沿，如此又连带使或非门232所输出的就绪信号a_ready产生由低态“0”转高态“1”的准位变化，用以重新致能而使第一电路方块21可再发出下一个脉冲信号。
依照此原理，本发明的时钟同步器可以应用于时钟信号a_clk与b_clk间有更低的时钟周期比，图6说明时钟周期比为1∶8的例子，假设脉冲信号a_pulse的宽度等于时钟信号a_clk的一个周期，经由图4的时钟同步器可以得到宽度等于时钟信号b_clk的一个周期的脉冲信号b_pluse。至于当时钟信号a_clk与时钟信号b_clk间有较高的时钟周期比，例如8∶1时，仍可利用图4的时钟同步器运作，图7显示其相关的时序信号图。
依据前述说明，本发明提供了一种通用时钟同步器，可应用至时钟信号A与时钟信号B所有可能的时钟周期比，与已知技术相比，本发明仅使用少量的逻辑电路及存储元件，而且即使两时钟周期间无关或关系不确定，只要利用本发明的时钟同步器即可顺利于两不同时钟域间传输脉冲。
至于同步方法的步骤则请参见图8的流程图，首先，反馈信号与第一电路方块输出的第一脉冲信号经过或运算，产生异步信号。接着，根据异步信号的第一逻辑状态及第一时钟信号，延迟数据信号而产生第一开始信号，或是根据异步信号的第二逻辑状态，使第一开始信号保持为第一固定逻辑状态，其中数据信号是由反馈信号经过反相运算而得。然后，进行一系列的延迟操作，如根据第二时钟信号而延迟第一开始信号，以产生第二开始信号；根据第一时钟信号而延迟第二开始信号，以产生反馈信号；根据第二时钟信号而延迟第二开始信号，以产生结束信号等步骤。然后，第二开始信号和反相的结束信号经由与运算，以产生第二脉冲信号给第二方块电路，另外，反馈信号和第一开始信号经过或非运算后会产生就绪信号，根据就绪信号的逻辑状态控制是否输出下一个脉冲信号，同时根据第一时钟信号，反相的反馈信号及第一电路方块输出的复位信号经过与运算而产生清除信号，根据该清除信号的逻辑状态，使第一开始信号保持为第二固定逻辑状态。
虽然上述实施例中是以与门或者或门及多个延迟逻辑门完成所需的时钟同步器，但是仍可利用其它逻辑单元或逻辑单元组合完成此电路，例如前述与门可由多个串联的与门取代，同样地，或门和/或延迟逻辑门也可由其它逻辑单元或逻辑单元组合进行替代，此为本领域技术人员可轻易予以调整的，故在此不予赘述。
本发明可由本领域技术人员任施匠思而做各种修饰，但是都不脱离如附权利要求所要保护的范围。
权利要求
1.一种时钟同步器，应用于从第一电路方块传送第一脉冲信号至第二电路方块，该第一电路方块及该第二电路方块分别利用第一时钟信号及第二时钟信号运作，其特征在于，该时钟同步器包含第一逻辑门，耦接于该第一电路方块，其根据该第一电路方块送出的该第一脉冲信号而输出异步信号；第一触发器，其异步输入端耦接于该第一逻辑门，其根据该异步信号与该第一时钟信号而输出第一开始信号；第一同步电路，耦接于该第一触发器，其根据该第一开始信号与该第二时钟信号而输出第二开始信号；第二触发器，耦接于该第一同步电路，其根据该第二开始信号与该第二时钟信号而输出结束信号；第二同步电路，耦接于该第一同步电路，其根据该第二开始信号与该第一时钟信号而输出反馈信号送至该第一逻辑门，供该第一逻辑门与该第一脉冲信号进行逻辑运算；以及第二逻辑门，耦接于该第二电路方块、该第一同步电路及该第二触发器，其根据该第二开始信号、该结束信号及该第二时钟信号而输出第二脉冲信号送至该第二电路方块。
2.如权利要求1所述的时钟同步器，其特征在于还包含第三逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号与该第一开始信号而输出就绪信号送至该第一电路方块，用以控制该第一电路方块是否输出次一脉冲信号。
3.如权利要求2所述的时钟同步器，其特征在于该第三逻辑门为或非门。
4.如权利要求1所述的时钟同步器，其特征在于还包含第四逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号与该第一时钟信号而输出数据信号给该第一触发器的数据输入端，而该第一触发器根据该数据信号而从其数据输出端输出该第一开始信号。
5.如权利要求4所述的时钟同步器，其特征在于该第四逻辑门为反相器。
6.如权利要求1所述的时钟同步器，其特征在于还包含第五逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号、该第一电路方块所输出的复位信号及该第一时钟信号而输出清除信号给该第一触发器的清除端，以清除该第一触发器的输出。
7.如权利要求6所述的时钟同步器，其特征在于该第五逻辑门为与门。
8.如权利要求7所述的时钟同步器，其特征在于该反馈信号经反相后输入该与门。
9.如权利要求1所述的时钟同步器，其特征在于该第一逻辑门为或门。
10.如权利要求1所述的时钟同步器，其特征在于该第二逻辑门为与门。
11.如权利要求10所述的时钟同步器，其特征在于该结束信号经反相后输入该与门。
12.如权利要求1所述的时钟同步器，其特征在于该第一同步电路包含两个串接的触发器，其分别由该第二时钟信号所触发。
13.如权利要求1所述的时钟同步器，其特征在于该第二同步电路包含两个串接的触发器，其分别由该第一时钟信号所触发。
14.一种时钟同步器，应用于从第一电路方块传送第一脉冲信号至第二电路方块，该第一电路方块及该第二电路方块分别利用第一时钟信号及第二时钟信号运作，其特征在于，该时钟同步器包含第一延迟方块，耦接于该第一电路方块，其接收该第一电路方块送出的该第一脉冲信号，并根据该第一脉冲信号、该第一时钟信号与反馈信号而输出第一开始信号；第一同步电路，耦接于该第一延迟方块，其根据该第一开始信号与该第二时钟信号而输出第二开始信号；第二延迟方块，耦接于该第一同步电路，其根据该第二开始信号与该第二时钟信号而输出结束信号；第二同步电路，耦接于该第一同步电路，其根据该第二开始信号与该第一时钟信号而输出该反馈信号，供该第一延迟方块与该第一脉冲信号进行逻辑运算；以及逻辑单元，耦接于该第二电路方块、该第一同步电路与该第二延迟方块，其根据该第二开始信号、该结束信号与该第二时钟信号而输出第二脉冲信号送至该第二电路方块。
15.如权利要求14所述的时钟同步器，其特征在于，该第一延迟方块包含第一逻辑门，耦接于该第一电路方块，其根据该第一脉冲信号与该第一时钟信号而输出异步信号；第一触发器，其异步输入端耦接于该第一逻辑门，其根据该异步信号与该第一时钟信号而输出该第一开始信号；以及第二逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号、该第一电路方块输出的复位信号及该第一时钟信号而输出清除信号送至该第一触发器的清除端，用以清除该第一触发器的输出。
16.如权利要求15所述的时钟同步器，其特征在于还包含第三逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号与该第一开始信号而输出就绪信号送至该第一电路方块，用以控制该第一电路方块输出次一脉冲信号。
17.如权利要求16所述的时钟同步器，其特征在于该第三逻辑门为或非门。
18.如权利要求15所述的时钟同步器，其特征在于还包含第四逻辑门，耦接于该第二同步电路与该第一触发器，其根据该反馈信号与该第一时钟信号而输出数据信号给该第一触发器的数据输入端，其中该第一触发器根据该数据信号而从其数据输出端输出该第一开始信号。
19.如权利要求18所述的时钟同步器，其特征在于该第四逻辑门为反相器。
20.如权利要求15所述的时钟同步器，其特征在于该第二逻辑门为与门，而该反馈信号经反相后输入该与门。
21.如权利要求15所述的时钟同步器，其特征在于该第一逻辑门为或门。
22.如权利要求14所述的时钟同步器，其特征在于该逻辑单元包含与门，而该结束信号经反相后输入该与门。
23.如权利要求14所述的时钟同步器，其特征在于该第一同步电路包含两个串接的触发器，其分别由该第二时钟信号所触发。
24.如权利要求14所述的时钟同步器，其特征在于该第二同步电路包含两个串接的触发器，其分别由该第一时钟信号所触发。
25.一种同步方法，应用于分别利用第一时钟信号及第二时钟信号运作的第一电路方块与第二电路方块之间，其特征在于，该同步方法包含步骤对该第一电路方块输出的第一脉冲信号及反馈信号进行逻辑运算，以产生异步信号；根据该异步信号的第一逻辑状态而延迟数据信号，以产生第一开始信号，或是根据该异步信号的第二逻辑状态而保持该第一开始信号为第一固定逻辑状态；根据该第二时钟信号而延迟该第一开始信号，以产生第二开始信号；根据该第一时钟信号而延迟该第二开始信号，以产生该反馈信号；根据该第二时钟信号而延迟该第二开始信号，以产生结束信号；以及对该第二开始信号及该结束信号进行逻辑运算，以输出第二脉冲信号送至该第二电路方块。
26.如权利要求25所述的同步方法，其特征在于还包含步骤对该反馈信号与该第一开始信号进行或非运算，以产生就绪信号；以及根据该就绪信号的逻辑状态而控制输出次一脉冲信号。
27.如权利要求25所述的同步方法，其特征在于该反馈信号经反相运算后产生该数据信号。
28.如权利要求25所述的同步方法，其特征在于还包含步骤对该反馈信号进行反相运算；根据该第一时钟信号而对该反相的反馈信号及该第一电路方块输出的复位信号进行与运算，以产生清除信号；以及根据该清除信号的逻辑状态而保持该第一开始信号为第二固定逻辑状态。
29.如权利要求25所述的同步方法，其特征在于该异步信号为对该第一脉冲信号及该反馈信号进行或运算而得。
30.如权利要求25所述的同步方法，其特征在于还包含对该结束信号反相的步骤，其中该第二脉冲信号为经由对该第二开始信号及该反相的结束信号进行与运算而得。
全文摘要
本发明为一种时钟同步器，应用于从第一电路方块传送脉冲信号至第二电路方块，该第一电路方块及第二电路方块分别利用第一时钟信号及第二时钟信号运作，该时钟同步器包含以第一时钟运作的第一逻辑门及第一触发器、以第二时钟运作的第二逻辑门及第二触发器、利用第二时钟信号处理第一触发器的输出的第一同步电路、以及利用第一时钟信号处理第一同步电路的输出的第二同步电路，第一逻辑门的输出将送至第一触发器的异步输入端，第二同步电路的输出将作为第一逻辑门的一个输入，第一同步电路和第二触发器的输出端耦接于第二逻辑门的输入端。本发明提供的通用时钟同步器及通用时钟同步方法，不再需要限定两时钟域间的周期比。
文档编号H03L7/00GK1832351SQ20061007350
公开日2006年9月13日 申请日期2006年4月12日 优先权日2005年4月13日
发明者柯瑞L·戴林 申请人:威盛电子股份有限公司