频率合成器的制作方法

专利名称：频率合成器的制作方法
技术领域：
本发明为一种电路，特别是有关于频率合成器。
背景技术：
图1图示了一锁相环路(Phase-Locked Loop，PLL)的已知技术的等效电路图100。如图1所示，该已知技术的等效电路图100包含一相位频率检测器(PFD)110、一电荷泵(CP)120、一环路滤波器(LF)130及一压控振荡器(VCO)140。该相位频率检测器110检测一参考时钟(REF)及一反馈时钟(FB)的相位差，该反馈时钟由该压控振荡器140所产生。标示于图1的UP信号及DN信号通常是被该相位频率检测器110用来表示该两频率间的相位差。在每次的相位比较时，UP脉冲、DN脉冲或是两者会被产生。如果该参考时钟领先该反馈时钟(换言之，该参考时钟的上升沿发生在该反馈时钟的上升沿前)，则一UP脉冲会被产生，以及如不是DN脉冲没被产生就是产生一脉冲短于UP脉冲的DN脉冲。如果该反馈时钟领先该参考时钟(换言之，该反馈时钟的上升沿发生在该参考时钟的上升沿前)，则一DN脉冲会被产生，以及如不是UP脉冲没被产生就是产生一脉冲短于DN脉冲的UP脉冲。该UP脉冲与该DN脉冲间的脉冲宽度的差，为该两频率间的该相位差的指示。
该电荷泵120接收该两逻辑信号UP与DN，并予以转换成电流信号。举例来说，该电荷泵120产生一对应于一UP脉冲的正电流脉冲(换言之，即流出)，且产生一对应于一DN脉冲的负电流脉冲(换言之，即流入)。该电荷泵120的输出耦接于该环路滤波器130，其中该环路滤波器130包含一电阻，并将源自该电荷泵120的输出电流转换成一输出电压，且该电阻串联耦接于一电容。源自该环路滤波器130的输出电压被传送至该压控振荡器140，且被用来控制该压控振荡器140的一输出时钟的频率。该压控振荡器140的该输出时钟被用来当作该反馈时钟及用以提供该相位频率检测器110，然后，该相位频率检测器110检测该参考时钟及该反馈时钟间的相位差。因此，一闭回路控制系统被建立来调整该压控振荡器140的该频率、该相位，或两者兼有之，以追踪该参考时钟的该频率、该相位，或两者兼有之。在稳态，该反馈时钟是被定位及对齐于该参考时钟，且该电荷泵120的输出电流信号为零或几乎为零，以及该压控振荡器140的输出时钟频率和该该参考时钟的输出时钟频率相同。
频率合成在锁相环路里，为一重要的应用。一频率合成器的运作方式和图1中所图示的已知的锁相环路相同，且也在上面描述，除了一除N电路(并没有显示在图1中)。该除N电路用以处理该压控振荡器140的输出以产生该反馈时钟，而不是直接使用该压控振荡器140的输出来当作该反馈时钟。对该压控振荡器140输出的每N个周期，该除N电路会产生一个周期的反馈时钟。然后，该相位频率检测器110将该反馈时钟的相位与该参考时钟的相位作比较，以产生用UP与DN表示的一相位差信号。因此，一闭回路控制系统被建立来调整该压控振荡器140的频率与该反馈时钟的频率，并用以追踪该参考时钟的频率、相位。在稳态，该反馈时钟是被定位及对齐于该参考时钟；且该电荷泵120的该输出电流信号为零或几乎为零；且该压控振荡器140的该输出时钟的频率将会是该参考时钟的频率的N倍。
如果N为一整数，则该除N电路可十分便利地采用一除N计数器来实现。如果N为一分数，将无法采用一具固定除数值的计数器来实现。这是因为计数器的除数值必须为整数。要实现一分数N，或说N＝Nint+α，其中Nint为一整数且α为界于0及1间的数值，而用于该计数器的除数动态地被混洗(shuffle)。举例来说，我们可在Nint及(Nint+1)间动态地混洗该除数值。如果除数值(Nint+1)的概率(稳态频率)为α及除数值Nint的概率(稳态频率)为1-α，则该有效的除数值将会是N＝Nint+α。在已知技术中，一三角积分调变器(modulator)通常是被用来动态地混洗该除数值。
动态地混洗除数值将会有效地达到一分数N的除法。然而，这些混洗的程序将会引发出延长的UP与DN脉冲，其中该些延长的UP与DN脉冲导致一源自该电荷泵120的延长的电流脉冲，且会导致该压控振荡器140的该输出时钟的相位变化。因此，已知的分数N的合成器将有相位噪声。
而关于其详细的操作与功能已为本领域技术人员所已知，故不再另赘述于此。

发明内容
本发明的目的，在于提供一种分数型N频率合成器的电路及其方法，以解决前述的问题。
为达上述目的，本发明的一实施例的一种频率合成器，包含一压控震荡器，用以提供一输出时钟信号，且亦提供一源自于该输出时钟信号的第一反馈信号；一除法器，用以接收该输出时钟信号，并在一概率条件下将该输出时钟信号被除以(+1)及在一概率条件下将该输出时钟信号被除以，以提供一第二反馈信号，其中为一整数；以及一相位频率检测器，用以接收一参考信号、该第一反馈信号、以及该第二反馈信号，以提供一第一逻辑信号、一第二逻辑信号、以及一第三逻辑信号。
为达上述目的，本发明的一实施例的一种频率合成器，包含一相位频率检测器，用以依据一参考信号、一源自一输出时钟信号的第一反馈信号、一源自该输出时钟信号的第二反馈信号，以输出一第一逻辑信号、一第二逻辑信号、及一第三逻辑信号；一电荷泵，耦接该相位频率检测器，用以依据该第一、该第二、及该第三逻辑信号以输出一电流信号，该电荷泵包括多个电流源，该多个电流源分别相应于该第一、该第二、及该第三逻辑信号；一环路滤波器，耦接该电荷泵，用以接收该电荷泵的电流信号，以输出一控制信号；以及一压控震荡器，耦合至该环路滤波器，用以依据该控制信号以提供该输出时钟信号。
为达上述目的，本发明的一实施例的一种相位频率检测器，包含第一触发器，藉由一参考时钟来作为输入时钟以产生一第一逻辑信号；以及一触发器阵列，包含至少一第二触发器、一第三触发器及一第四触发器以分别产生一第一中间信号、一第二中间信号及一第三中间信号，该触发器阵列中的每一触发器是藉由一第一反馈信号及一第二反馈信号的两者之一或该些中间信号之一来作为输入时钟以产生一第二逻辑信号及一第三逻辑信号，该第二逻辑信号及第三逻辑信号是由该些中间信号所选出。
为达上述目的，本发明的一实施例的一种检测相位方法，包含接收一参考时钟、一反馈时钟及一第一时钟，该第一时钟跟该反馈时钟具有一固定时序关系；于该参考时钟的上升沿启动一第一逻辑信号；使用一触发器阵列来产生N个中间信号，其中＞2，该触发器阵列至少包含三个触发器，该触发器阵列中的每一触发器被以该第一时钟及该反馈时钟两者之一或该些中间信号之一来作为输入时钟；选取该些中间信号之一来作为一第二逻辑信号；选取该些中间信号之一来作为一第三逻辑信号；以及依据该第一逻辑信号及该第三逻辑信号，来复位该N个中间信号。
为达上述目的，本发明的一实施例的一种产生一输出时钟信号的产生方法，该方法包含接收一参考时钟、一反馈时钟及一第一时钟以产生一第一逻辑信号、一第二逻辑信号、以及一第三逻辑信号；依据该第一、该第二以及该第三逻辑信号以输出一输出电流信号；依据该输出电流信号以产生该输出时钟信号，其中该输出时钟信号的频率与该电流信号相对应；以及分别依据该输出时钟信号以产生该反馈时钟及该第一时钟。


图1为已知技术的锁相环路的电路示意图；图2为根据本发明的一实施例的分数型N频率合成器的电路示意图；图3为根据本发明的一实施例的相位频率检测器的电路示意图；图4为图3根据本发明的一实施例的相位频率检测器的时钟图；图5为根据本发明的一实施例的一电荷泵的电路示意图；图6为根据本发明的一实施例的一三角积分调变器的电路示意图；图7为根据本发明的另一实施例的分数型N频率合成器的电路示意图；图8为图5根据本发明的一实施例的电荷泵的实现；图9为根据本发明的一实施例的相位频率检测器的电路示意图；图10为根据本发明的一实施例的一电荷泵的电路示意图；图11为相位频率检测器的一实施例的电路示意图；图12为相位频率检测器的一实施例的电路示意图。
主要元件符号说明100已知的锁相环路110相位频率检测器120电荷泵130环路滤波器140压控振荡器200分数型N频率合成器210相位频率检测器220电荷泵230环路滤波器240压控振荡器250双重系数除法器260一阶三角积分调变器
270延迟电路300相位频率检测器312第一数据触发器313第一与门314第三数据触发器315选择性第一与门316第四数据触发器318第二数据触发器400相位频率检测器410射频时钟的第一上 420参考时钟的上升沿升沿430时间点440时间点450时间点460反馈时钟的上升沿500电荷泵的电路521电流源522第一开关523第一电流槽524第二开关525第二电流槽526第三开关600三角积分调变器610第一总和单元 620积分器630截断功能单元 640第二总和单元650单位延迟电路700分数型N频率合成器705相位频率检测器710电荷泵720环路滤波器730压控振荡器740双重系数除法器750三角积分调变器760延迟电路 770除法器800电荷泵810温度计码编码器821电流源822电流源831电流槽832电流槽841开关842开关 843开关851开关 852开关861开关 862开关900相位频率检测器
1000电荷泵1021第一电流源 1022第一开关1023第二电流源 1024第二开关1025大小为I的电流槽1026第三开关1100相位频率检测器1200相位频率检测器UP 逻辑信号 DN 逻辑信号DN1 逻辑信号 DN2 逻辑信号FB 反馈时钟信号 FB’信号RF 射频时钟信号 REF 参考时钟信号CARRY 布尔变数 RESET 复位信号K 位数 2K温度计码位数具体实施方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电气耦接手段。
在说明书中，已充分揭示许多特定细节，如装置、电路及方法，用以提供对于本发明的诸实施例的通盘了解。然而，本领域的技术人员当可藉由上述的描述而得以据以实施本发明知此方法的其它细部特征。另，关于广为本领域的技术人员所知悉的细节，为避免混淆本发明实施例的宗旨，故于此不再赘述。
不同于已知技术中的相位频率检测器，是用以检测该参考时钟与该实体反馈时钟间的该相位差，以及检测在分数型N合成器应用上的多余相位误差。本实施例揭示一能有效地以一虚拟反馈时钟与该参考时钟做比较的电路，其中该虚拟反馈时钟源自于一虚构的分数除法器。在稳态下，该电路仅在该虚拟反馈时钟被以该参考时钟锁住时才动作，且源自于该电荷泵并作为最后结果的该电流信号因此是几乎为零，其中该电荷泵位于该相位频率检测器后面。
图2为根据本发明的一实施例的分数型N频率合成器200的电路示意图。该分数N的数值为N＝Nint+α，其中该Nint为一整数且该α为一界于0与1间的分数。该分数型N频率合成器200包含一相位频率检测器210，其用以接收一参考时钟REF、一反馈时钟FB、一射频时钟RF，且产生三个逻辑信号UP、DN1及DN2。一电荷泵220接收来自于一参数ε及该相位频率检测器210的该三个逻辑信号，且产生一电流输出。一环路滤波器230接收来自于该电荷泵220的该电流输出，且相应地产生一电压输出。一压控振荡器240接收源自该环路滤波器230的该电压输出，且产生一输出时钟。一双重系数除法器(DMD)250接收来自于该压控振荡器240的该输出时钟，且产生该反馈时钟，其中，其中该双重系数除法器(DMD)250具有两除数Nint及(Nint+1)及由一CARRY信号所控制。一三角积分调变器260接收一分数α及产生该参数ε及该CARRY信号，其中该三角积分调变器260由该反馈时钟来调控其时钟。一实施例，该三角积分调变器260可为一一阶三角积分调变器。一延迟电路270接收源自该压控振荡器240的该输出时钟，且产生该射频(RF)时钟。
当该CARRY信号是0时，该双重系数除法器(DMD)250具有除以Nint的功能。当该CARRY信号是1时，该双重系数除法器(DMD)25具有除以(Nint+1)的功能。该CARRY信号藉由该三角积分调变器所产生，其中该三角积分调变器混洗该CARRY信号的数值以使得该CARRY信号分别在概率α下的数值为1及在概率(1-α)下的数值为0。在稳态下，输出到该环路滤波器230的有效电流几乎为0。
在本实施例中，被用以当作一射频信号的信号，如图2中的射频信号，并非须具备有被认为是射频时钟的频率。相反地，这里所使用的，此名称“射频”仅不过是被用来标示一用以提供给一相位频率检测器的信号，其中该“射频”信号RF具有比用以提供给该相位频率检测器的另一反馈信号FB较高的频率。举例来说，参照图2，该射频信号RF为一延迟的该压控振荡器240的该输出时钟，而该反馈信号FB却藉由将该压控振荡器240的该输出时钟除以N或(N+1)而导得。因此，该射频信号的频率较高于该反馈信号的频率。然，该射频信号的频率并不需要是一般广为已知的射频信号的频率。
图3图示根据图2中的相位频率检测器210的一实施例的相位频率检测器300的电路示意图。该相位频率检测器300接收一参考时钟、一反馈时钟及一射频时钟，及相应地产生三逻辑信号UP、DN1及DN2，其中该三逻辑信号UP、DN1及DN2表示该参考时钟与一多余虚拟反馈时钟间的相位差，且该多余虚拟反馈时钟由一多余分数N除法器所产生。在图2中的根据本发明的一实施例，该射频时钟RF为该压控振荡器240的该输出时钟。在另一个实施例中，该射频时钟由该压控振荡器240的该输出时钟所除降(dividedown)而来。在这些案例里，因为两时钟都是源自该压控振荡器240的该输出时钟，所以该射频时钟与该反馈时钟间有一种关系存在。
该相位频率检测器300包含一第一数据触发器312、一第二数据触发器318、一第三数据触发器314、一第四数据触发器316、一第一与门313及一第二与门315，其中该第二与门315可省略。如在这实施例中，一数据触发器具有四个端点输入D、输出Q、复位R及触发端。该数据触发器312藉由该参考时钟REF所触发，及具一逻辑1的常数输入。该逻辑1的常数输入用以产生该UP信号，以及维持在高电平直至该复位(RESET)信号复位该数据触发器312，其中该UP信号在该参考时钟的上升沿被启动。该数据触发器318藉由该反馈时钟FB所触发，及具一逻辑1的常数输入。该逻辑1的常数输入用以产生该FB’信号，以及维持在高电平直至该复位信号复位该数据触发器318，其中该FB’信号在该反馈时钟的上升沿被启动。该数据触发器314在该RF时钟的上升沿取样FB’信号，及相应地产生该DN1信号。在该FB’信号被启动及维持在高电平直至该RESET信号复位该数据触发器314后，该DN1信号在该RF时钟的该第一上升沿被启动。
该DN1信号被传送至该与门315，其中该与门315具有两输入一逻辑1的常数输入及该DN1信号。输入该与门315的目的在于用以提供负载给该数据触发器314以使得该数据触发器314在该数据触发器312及该数据触发器316具有相同的输出负载。由逻辑运作的观点，该与门315对于该DN1信号而言是一目了然的。因此，该与门315为一选择性的、可省略的。该数据触发器316在该RF时钟的上升沿取样源自该与门315的输出及相应地产生该DN2信号。该与门313接收该UP信号与该DN2信号，及相应地产生该RESET信号去复位该些数据触发器312、314、316、318。在此一情况，在UP及DN2信号两者为高电平时，则所有四个逻辑信号UP、FB’、DN1及DN2立刻被取消(de-asserted)。
图4图示运用图3中的相位频率检测器300的锁相环路于稳态时的一实施例的典型时钟图。该RF时钟的周期为TRF。该FB’信号在该FB时钟的该上升沿460被启动。该UP信号在该参考时钟频率的该上升沿420被启动。根据本发明的一实施例，在稳态下，伴随于该FB时钟的该上升沿460后的该时钟RF的该第一上升沿410领先该REF时钟的该上升沿420。用来确保上述时间关系的方法稍后将会说明。该FB’信号被该RF时钟所取样，而导致该DN1信号。因此，该DN1信号在该RF时钟的该上升沿410被启动。该DN1信号更进一步被该RF时钟所取样，而导致该DN2信号。该DN2信号在该时间点430被启动，其中该时间点430为伴随于该FB时钟的该上升沿460后的该RF时钟的该第二上升沿。该RESET信号由在该UP信号及该DN2信号经该第一与门313运作中获得。由于该第一与门313的电路延迟，该RESET信号在稍晚于该时间瞬时430的该时间点440上被启动，其中该DN2信号在该时间点430上被启动。在该时间点430与该时间点440间的时间差为δ，其中该δ为该第一与门313的电路延迟。该RESET信号取消(de-asserted)在该时间点440上的信号FB’、UP、DN1及DN2。在该些信号FB’、UP、DN1及DN2被取消后，则该RESET信号亦在该时间点450上被取消。在该时间点440与该时间点450间的时间差说明了该第一与门313的延迟。
该RF时钟的该上升沿410与该REF时钟的该上升沿420间的时间差为ε·TRF，其中0≤ε≤1。因此，该REF时钟的该上升沿420与该DN2信号的该上升沿430间的时间差为(1-ε)TRF。该UP的脉冲长度为((1-ε)TRF+δ)。该DN1的脉冲长度为(TRF+δ)及该DN2的脉冲长度为δ。在稳态，一假的虚拟反馈时钟被模拟，其中该假的虚拟反馈时钟藉由一假的分数N除法器而产生。该模拟的虚拟反馈时钟应具有一与参考时钟REF对齐的上升沿以使得源自该后续电荷泵的该电流输出为0。
图5图示图2中的电荷泵220的一实施例的电路示意图。该电荷泵500接收源自该先前的PFD(即图3的PFD 300)的三个逻辑信号UP、DN1及DN2，且相应地产生一电流信号并传送至一环路滤波器。该电荷泵500包含一大小I的一电流源521、一大小ε·I的第一电流槽523及一大小(1-ε)I的第二电流槽525。该电流源521通过一第一开关522耦接至该环路滤波器，其中该第一开关522由该UP信号所控制。该第一电流槽523通过一第二开关524耦接至该环路滤波器，其中该第二开关524由该DN2信号所控制。该第二电流槽525通过一第三开关526耦接至该环路滤波器，其中该第三开关526由该DN1信号所控制。
在稳态下，由该电流源521递送至该环路滤波器的全部电荷为UP的脉冲长度乘上I，即等于((1-ε)TRF+δ)I。藉该电流槽521而由该环路滤波器吸引出的该全部电荷为DN2的脉冲长度乘上ε·I，即等于ε·δ·I。藉该电流槽525而由该环路滤波器吸引出的该全部电荷为DN1的脉冲长度乘上(1-ε)·I，即等于(1-ε)(TRF+δ)·I。因此，藉该电流槽523及该电流槽525而由该环路滤波器吸引出的该全部电荷为ε·δ·I+(1-ε)(TRF+δ)I，等于((1-ε)TRF+δ)·I。因此，源自该电流源521的电荷与该电流槽525及该电流槽525吸引的电荷相抵销。结果，在稳态下，该相位频率检测器300耦接该电荷泵500，能有效地指示出无相位差以及无须对该压控振荡器的控制电压作调整的动作。在此种方法下，一跟该参考时钟REF具有相同时序的虚拟反馈时钟被模拟。注意该虚拟反馈时钟在一明确的方式是不会被产生的，但藉由该相位频率检测器300及电荷泵500的运作被实现。
现在，请参照图4。在该FB’信号被启动后，该参考时钟REF与该时钟RF的该第一上升沿间的时间差为ε·TRF。这里对于该参考时钟有一个正确的的预测值，即一估测参数ε。一旦正确的参数值ε被取得，一虚拟反馈时钟将被藉由该相位频率检测器300及该电荷泵500而正确地被实现，且该参考时钟及该虚拟反馈时钟的该有效相位差将会是0。如何取得正确值的参数ε的方法将被如下揭示。
现在，请参照图2。一阶三角积分器260计算该虚拟反馈时钟的时间，使用该参数ε来表示时间，以及传送该参数ε至该电荷泵220。图6例示一三角积分器600，其图2的该三角积分器260的一实施例。在本实施例中，该一阶三角积分器600包含一第一总和单元610、一积分器620、一截短功能单元630、一第二总和单元640及一单位延迟电路650，其中该积分器620由该反馈时钟来控制其时钟。
该调变器输入，即分数α，为该虚拟分数N除法器的除数的分数部分。该总和单元610将该分数α减去该CARRY信号的数值；该积分器620积分该该总和单元610的输出；该截短单元630截短该积分器620的输出以产生出该CARRY信号。该总和单元640从该积分器620的输出减去该CARRY信号，并经该单位延迟电路650的单位延迟后，得到该参数ε。因此，该参数ε表示该虚拟反馈时钟与该实体时钟FB间的该残余相位误差。
最初时，在图6中的该积分器620的输出为0，且该CARRY信号亦是。因此，在图2中的该双重系数除法器250的初始除数值被设为Nint。最初时(即，当该实体反馈时钟FB仅有一除以Nint的时间)，在该双重系数除法器250输出的该反馈时钟FB中有一α的相位误差(被正规化至该射频时钟RF)，因为在理论上，一虚拟反馈时钟应该具有一除以(Nint+α)的时间。在每一个反馈时钟FB周期，α的额外相位误差是被积累。该积累的相位误差是藉由该积分器620而被计算出的。当该累加的相位误差超过1(即在一整个时钟RF的周期的后)，则该积分器620的输出超过1及该CARRY信号变成1，因此导致在图2中的该双重系数除法器250执行一除以(Nint+1)的作业。此会导致该反馈时钟FB有一额外延迟(此额外延迟为一个射频时钟RF的周期)的。在这一情况下，该残余相位误差ε被局限在0跟1之间，其中该残余相位误差ε由该积分器620的输出减去该CARRY信号而得。因此，经由该相位频率检测器210及该电荷泵220所实现的该虚拟反馈时钟的时间总是被局限在整个射频时钟RF周期内。
现在，请参照图2。该一阶三角积分调变器260根据图6及如上述描述的调变器600的实施例来计算该残余相位误差ε，然后，将ε数值提供该电荷泵220，其中该电荷泵220产生一输出电流，用以表示该参考时钟REF及藉由ε所指定的的该虚拟反馈时钟之间的相位差。该电荷泵220根据图5中的电荷泵500的一实施例来运作。该ε数值被用来控制在该电荷泵500内的两电流槽(请详见图5中的该电流槽523及该电流槽525)的大小。如上所述，只要该参数ε被正确地特定，则藉由该电荷泵500所递送的该全部净电荷为0。
实际上，在一非常高的分辨率下控制一电流槽的大小是困难的事。对于本领域的技术人员，一三角积分调变器可能会被介绍以取代图6中的该单位延迟器650以调变该残余相位误差ε。该三角积分调变器减少该残余相位误差ε的分辨率以达到对于该两电流的大小控制的实现能有更简单的实现方式。在先前技术上，对于在一信号上显示减少其分辨率的一三角积分调变的方法十分为人所已知，故于此不再另加赘述。
在图2中所例示的实施例，该射频时钟是和该压控振荡器240的该输出时钟相同，除了一固定延迟外。实际上，该压控振荡器240的该输出时钟频率(及该射频时钟频率)可能是非常高以至于该相位频率检测器210在实现上非常困难，其中该相位频率检测器210使用该射频时钟来触发其部分的触发器。一实施例可被用来减缓此一问题，请参阅图7。在图7中的分数N合成器与在图2中的该分数N合成器相同，除了下面的变化(1)一除M除法器770被置入以便使用一M因子来将源自该压控振荡器730的该输出时钟进作除法的运作，其中M为一整数，且该整数在选择上是十分便利的，也无平方数的限制。(2)该延迟电路760及该双重系数除法器740接收由该除M除法器770的输出，而非直接来自于该压控振荡器730的该输出。(3)现在，该双重系数除法器740有两数值Nint′及(Nint′+1)，其中Nint′＝floor(N/M)。以及，(4)该三角积分调变器750的该输入为α′，其中α′＝N/M-floor(N/M)。
对于本领域的技术人员，一三角积分调变器可能被用来混洗该除数数值。在本案例，该双重系数除法器(图2中的250及图7中的740)可被改变至一多重系数除法器，其中该多重系数除法器有超过两个以上可能的除数数值。另一实施例，该残余相位误差ε将不被局限于一射频时钟周期内。因此，我们可置入受该射频时钟所控制的更多数据触发器于图3中所示的该数据触发器314及该数据触发器316之间。然，使用一更高阶的三角积分调变器虽会花费较多硬件，但会提供些许益处，如实施例可更准确地估测该相位误差，而不是混洗该相位误差。
在图5所例示的该电荷泵500，这里有一大小I的电流源521、一大小ε·I的电流槽523及一大小(1-ε)I的电流槽525。该参数ε为一有限长度的数字数字，(例如是K位的数字数字，其中K＞1)。来自于该电流槽523及该电流槽525的总电流为I，其中与该电流源521相同。因此，该电流槽523及电流槽525可使用电流引导(current steering)方法的方法来实现，其中电流引导(current steering)方法藉由从两分支吸收一大小为的电流，该两分支为一用以实现该电流槽523，一用以实现该电流槽525。图8例示一电荷泵800，其中该电荷泵800在此方法下被实现。在本实施例，一温度计码编码器810被用来将一K位数字字编码成一2k位温度计码，标示为E
。大小I的电流源藉由一2k电流源来实现，标示为821、822，及以此类推，其中每一项皆具有I/2K的大小。所有电流源的电流输出通过该开关841连接到该环路滤波器，其中该开关841由该UP信号所控制。同样地，这里有2k个电流槽，标示为831、832，及以此类推，其中每一项皆吸收一大小I/2K的电流。每一电流伴随着一引导电路(steering circuit)，其中该引导电路包含由该2k位温度计码或其逻辑反转码所控制两开关的两分支。举例来说，伴随着该引导电路的电流槽831包含两分支一分支1及一分支2，及两开关851及861。当E
为1，该电流槽831通过该开关861导入至该分支2。当E
为0，该电流槽831通过该开关851导入至该分支1。源自所有的引导电路的该分支1的该输出电流透过该开关843而被耦接至该环路滤波器，其中该开关843由该DN1信号所控制。同样地，源自所有电流引导电路的该分支2的该输出电流透过该开关842而被耦接至该环路滤波器，其中该开关842由该DN2信号所控制。在这方法下，当该UP信号被启动，则总电流I被流入至该环路滤波器；当该DN1信号被启动，则总电流(1-ε)I由该环路滤波器汲取而来；以及，总电流ε·I由该回路汲取而来。
在另一实施例，一开关电容环路滤波器用以取代该环路滤波器(图2的该环路滤波器230及图7的该环路滤波器720)以便更进一步去改良该分数N合成器的效能。该开关电容环路滤波器根据“用于相位锁定回路(phase lockloop)的开关电容回路”(美国专利申请号60/741,119)中所揭示的方法的一实施例，且该篇申请案的发明内容合并于此作为本发明的实施例的说明之一。
对于本领域的技术人员，本发明所揭示的原则可在许多替代的型式中被实作。图9图示一根据本发明的相位频率检测器的一实施例900。该相位频率检测器900跟图3中的相位频率检测器300十分相似，除了下面的变化外(1)该数据触发器312被耦接至一节点用以输出该信号UP1(代替该信号UP)。(2)该数据触发器314被耦接至一节点用以输出该信号DN(代替该信号DN1)。(3)该数据触发器316不再藉由该复位信号RESET而进行复位动作(即一非致能或“0”信号用以提供给该复位输入R)。(4)该数据触发器3 16被耦接至一节点用以输出该信号UP2(代替该信号DN2)。在本实施例的稳态下，该UP1的脉冲长度为((1-ε)TRF+δ)；该UP2的脉冲长度为TRF；以及该DN的脉冲长度为(TRF+δ)。
图10图示一电荷泵1000在与该相位频率检测器900的接合处工作。该电荷泵1000包含一大小为I的第一电流源1021，由一第一开关1022所致能，其中该第一开关1022由一UP1信号所控制。一大小为ε·I的第二电流源1023，由一第二开关1024所致能，其中该第二开关1024由一UP2信号所控制。以及，一大小为I的电流槽1025，由一第三开关1026所致能，其中该第三开关1026由一DN信号所控制。在本实施例的稳态下，藉由该电流源1021所注入的总电荷为((1-ε)TRF+δ)I；藉由该电流源1023所注入的总电荷为ε·I·TRF；藉由该电流槽1025所汲出的总电荷为(TRF+δ)I。相应地，藉由该电流源1021及该电流源1023所注入的总电荷将会被藉由该电流槽1025所汲出的总电荷所抵消。
这里还有根据本发明的相位频率检测器的其它实施例。举例来说，图11图示一相位频率检测器1100电路，其功能和图3中的该相位频率检测器300等同。忽略该选择性与门315，则该相位频率检测器1100电路具有与图3中的该相位频率检测器300中完全相同的电路元件。该相位频率检测器300与该相位频率检测器1100的差异处仅在于信号间的内接而已。该差异处如下在图11，该数据触发器318在该射频信号的一上升沿来取样该反馈信号FB(非取样该常数1)。该DN1信号从该数据触发器318的输出取得(非从该数据触发器314的输出取得)；该数据触发器316在该DN2信号(非该射频信号)的一上升沿来取样该常数输入1(非DN1信号，除了源自该选择性与门315的输出外)；该DN2信号从该数据触发器314的输出取得(非从该数据触发器316的输出取得)。该DN1及该DN2的结果波形如图3中所描述的一样。
图12图示一相位频率检测器1200电路，其功能和图9中的该相位频率检测器900等同。忽略该选择性与门315，则该相位频率检测器1200电路具有与图9中的该相位频率检测器900中完全相同的电路元件。该相位频率检测器900与该相位频率检测器1200的差异处仅在于信号间的内接而已。该差异处如下在图12，该数据触发器318在该射频信号的一上升沿来取样该反馈信号FB(非取样常数输入1)；该DN信号从该数据触发器318的输出取得(非从该数据触发器314的输出取得)。该数据触发器316在该UP2信号(非该射频信号)的一上升沿来取样该常数输入1(非DN信号，除了源自该选择性与门315的输出外)。该UP2信号从该数据触发器314的输出取得(非从该数据触发器316的输出取得)。该UP1及该UP2的结果波形如图9中所描述的一样。
在图3、图9、图11及图12，一相位频率检测器包含一第一触发器(DFF312)及一触发器阵列，其中该触发器阵列包含一第二触发器(DFF 318)、一第三触发器(DFF 314)及一第四触发器(DFF 316)。对于本领域的技术人员，无须违反本发明所揭示的原则而将更多的触发器置入于该触发器阵列中。
一般而言，一相位频率检测器用以接收一参考时钟、一反馈时钟及一射频时钟，且亦用以产生三个逻辑信号来控制一电荷泵。在一实施例中，该电荷泵包含两电流槽及一电流源。在一实施例中，该电荷泵包含两电流源及一电流槽。在任何案例中，每一个电流源或每一个电流槽元件由一个相对应的逻辑信号来加以控制，且，该些电流源或该些电流槽元件中至少有一个具有可调整的大小，其中该可调整的大小透过参数ε来加以控制。
许多修正可以在不违反本发明的专利申请范围下而实施于该些已揭示的实施例上。举例来说，在图3中的实施例的描述，声称在许多情况下，该逻辑信号UP、DN1及DN2可被启动(asserted)或取消(de-asserted)。图3中蕴含着一种情况，即当它是被启动时，则一信号将被拉至高电平(high)。当它是被取消时，则一信号将被拉至低电平(low)。然，在其它实施例中，启动与取消所代表的意义可能会改变，以至于当它是被启动时，则一信号将被拉至低电平(low)，当它是被取消时，则一信号将被拉至高电平(high)。对一已知此领域技艺者而言，实施例中的相位频率检测器可以如下的电路设计方式来实现当它是被启动时，则一信号将被拉至高电平(high)，当它是被取消时，则一信号将被拉至低电平(low)。相应地，当考虑下列的专利申请范围时，不论是启动或取消被使用，除非有其它的声明，不然启动一信号即意指该信号被拉至一逻辑电平，且取消一信号即意指该信号被拉至一与上述的逻辑电平互补的逻辑电平。
虽然在本揭示中，我们已针对“电流源”及“电流槽”作一区分，不过也必须了解到一点，即“电流槽”亦可被命名为“电流源”，例加该输出电流为负号。
惟以上所述者，仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，举凡依本发明权利要求所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求内。
权利要求
1.一频率合成器，包含一压控震荡器，包含一输出端，用以依据一控制信号以提供一输出时钟信号，且亦提供一源自于该输出时钟信号的第一反馈信号；一除法器，用以接收该输出时钟信号，并在一概率α条件下将该输出时钟信号被除以(N+1)及在一概率(1-α)条件下将该输出时钟信号被除以N，以提供一第二反馈信号，其中N为一整数；一相位频率检测器，用以接收一参考信号、该第一反馈信号、以及该第二反馈信号，以提供一第一逻辑信号、一第二逻辑信号、以及一第三逻辑信号；以及一电荷泵，耦接该相位频率检测器，用以依据该第一逻辑信号、该第二逻辑信号以及该第三逻辑信号以输出该控制信号。
2.如权利要求1所述的频率合成器，其中该电荷泵包含一第一电流源，依据该第一逻辑信号以提供一第一电流；一第二电流源，依据该第二逻辑信号以提供一第二电流，；以及一第三电流源，依据该第二逻辑信号以提供一第三电流。
3.如权利要求1所述的频率合成器，更包含一三角积分调变器，用以提供一输出逻辑信号，其中该输出逻辑信号在该概率α条件下具一第一布尔值及在该概率(1-α)条件下具一第二布尔值，该三角积分调变器包含一总和元件，用以依据一第一信号以及该输出逻辑信号以输出一输出总和信号，其中，该第一信号用以代表该概率α条件的信号；以及一积分器元件，用以积分该总和元件的该输出总和信号以输出一输出积分信号；其中该三角积分调变器的该输出逻辑信号该积分器元件的该输出积分信号相对应。
4.如权利要求3所述的频率合成器，更包含一第二总和元件，用以提供由该积分器元件的该输出积分信号减去该三角积分调变器的该输出逻辑信号的一第二输出总和信号；以及一延迟元件，藉由延迟该第二输出总和信号以提供一参数信号。
5.如权利要求1所述的频率合成器，更包含一延迟元件，耦接至该压控震荡器，用以延迟输出时钟信号以提供该第一反馈信号。
6.如权利要求1所述的频率合成器，更包含一第二除法器，用以对该输出时钟信号进行除M的运算，其中，该M为一整数；以及一延迟元件，耦接至该第二除法器，用以延迟该第二除法器的输出以提供该第一反馈信号。
7.一频率合成器，包含一相位频率检测器，用以依据一参考信号、一源自一输出时钟信号的第一反馈信号、一源自该输出时钟信号的第二反馈信号，以输出一第一逻辑信号、一第二逻辑信号、及一第三逻辑信号；一电荷泵，耦接该相位频率检测器，用以依据该第一、该第二、及该第三逻辑信号以输出一电流信号，该电荷泵包括多个电流源，该多个电流源分别相应于该第一、该第二、及该第三逻辑信号；一环路滤波器，耦接该电荷泵，用以接收该电荷泵的电流信号，以输出一控制信号；以及一压控震荡器，耦合至该环路滤波器，用以依据该控制信号以提供该输出时钟信号。
8.如权利要求7所述的频率合成器，更包含一除法器，藉由将该输出时钟信号进行除法运算以提供一该第二反馈信号，其中且该除法运算在一概率α条件下将该输出时钟信号被除以(N+1)及在一概率(1-α)条件下将该输出时钟信号被除以N。
9.如权利要求7所述的频率合成器，更包含一调变器，用以提供一输出逻辑信号至该除法器，其中该输出逻辑信号在该概率α条件下具一第一布尔值及在该概率(1-α)条件下具一第二布尔值；其中该调变器包含一第一加法器，用以依据一第一信号以及该输出逻辑信号，以输出一输出总和信号，其中该第一信号用以代表该概率α条件的信号；一积分器，用以积分该第一加法器的该输出总和信号以输出一输出积分信号；一截短功能单元，用以截短该输出积分信号以输出该输出逻辑信号；一第二加法器，耦接至该积分器以及该截短功能单元，用以输出一第二输出总和信号；以及一延迟元件，耦接该第二加法器，用以延迟该第二输出总和信号以提供一参数信号。
10.如权利要求7所述的频率合成器，更包含一除法器，以一整数M来除该输出时钟信号；以及一延迟元件，耦接至该除法器用以提供该第一反馈信号。
11.一相位频率检测器，包含一第一触发器，藉由一参考时钟来作为输入时钟以产生一第一逻辑信号；以及一触发器阵列，包含至少一第二触发器、一第三触发器及一第四触发器以分别产生一第一中间信号、一第二中间信号及一第三中间信号，该触发器阵列中的每一触发器是藉由一第一反馈信号及一第二反馈信号的两者之一或该些中间信号之一来作为输入时钟以产生一第二逻辑信号及一第三逻辑信号，该第二逻辑信号及第三逻辑信号是由该些中间信号所选出。
12.如权利要求11所述的相位频率检测器位于一频率合成器，其中该频率合成器更包含一压控震荡器，用以提供一输出时钟信号，其中该第一反馈信号源自于该输出时钟信号；以及一除法器，耦接至该压控震荡器，用以提供一该第二反馈信号，该除法器除以一除数D，其中，在一第一稳态频率下，该除数D的数值为N以及，在一第二稳态频率下，该除数D的数值为(N+1)。
13.如权利要求12所述的相位频率检测器，其中该频率合成器更包含一第二除法器，耦接至该压控震荡器，用以提供一被除以M的该输出时钟信号，其中M为一整数；以及一延迟元件，耦接至该第二除法器，用以延迟该第二除法器的输出以提供该第一反馈信号。
14.如权利要求11所述的相位频率检测器，其中该频率合成器更包含一环路滤波器，其耦接至该压控震荡器；以及一电荷泵，其在该第一逻辑信号被启动时对该环路滤波器供给一电流I，在该第二逻辑信号被启动时对该环路滤波器供给一电流εI，在第三逻辑信号被启动时对该环路滤波器供给一电流(1-ε)I，其中，0≤ε≤1。
15.一检测相位方法，包含接收一参考时钟、一反馈时钟及一第一时钟，该第一时钟跟该反馈时钟具有一固定时序关系；于该参考时钟的上升沿启动一第一逻辑信号；使用一触发器阵列来产生N个中间信号，其中N＞2，该触发器阵列至少包含三个触发器，该触发器阵列中的每一触发器被以该第一时钟及该反馈时钟两者之一或该些中间信号之一来作为输入时钟；选取该些中间信号之一来作为一第二逻辑信号；选取该些中间信号之一来作为一第三逻辑信号；以及依据该第一逻辑信号及该第三逻辑信号，来复位该N个中间信号。
16.一种产生一输出时钟信号的产生方法，该方法包含接收一参考时钟、一反馈时钟及一第一时钟以产生一第一逻辑信号、一第二逻辑信号、以及一第三逻辑信号；依据该第一、该第二以及该第三逻辑信号以输出一输出电流信号；依据该输出电流信号以产生该输出时钟信号，其中该输出时钟信号的频率与该电流信号相对应；以及分别依据该输出时钟信号以产生该反馈时钟及该第一时钟。
17.如权利要求16所述的方法，该输出该电流信号的步骤更包含依据该第一逻辑信号以产生一第一内部电流信号，该第一内部电流信号的大小为I；依据该第二逻辑信号以产生一第二内部电流信号，该第二内部电流信号的大小为(1-ε)I；依据该第三逻辑信号以产生一第三内部电流信号，该第三内部电流信号为负大小εI，该参数ε界于0与1之间；以及藉由加总该第一内部电流信号、该第二内部电流信号及该第三内部电流信号以产生该输出电流信号。
18.如权利要求16所述的方法，产生该反馈时钟的步骤更包含使用一多重系数除法器(MMD)对该输出时钟信号进行除法以产生该反馈时钟，其中，该多重系数除法器的除数值是藉由一除数控制信号来控制；以及依据一分数α进行三角积分调变以产生该除数控制信号及一残余相位误差ε，其中该分数α界于0与1之间。
19.如权利要求18所述的方法，产生该第一时钟的步骤更包含延迟该输出时钟信号以产生该第一时钟。
20.如权利要求16所述的方法，产生该第一时钟的步骤更包含延迟该输出时钟信号以产生该第一时钟。
21.如权利要求16所述的方法，其中该第一时钟跟该反馈时钟具有一固定时序关系。
22.如权利要求16所述的方法，其中该第一时钟的频率高于该反馈时钟的频率。
全文摘要
一种电路，应用于锁相环路及频率合成。该电路中的一除法器混洗于一除以N的压控振荡器输出及一除以(N+1)的压控振荡器输出之间，且N为一整数。该电路的一相位频率检测器用以提供三个逻辑信号至一电荷泵而使得一电流能被供应至一环路滤波器。上述电路特性表现似如一已知锁相环路另具有一假想除法电路。因此，本发明具有用一非整数值除以该压控振荡器输出的能力。
文档编号H03L7/081GK101013893SQ200610166730
公开日2007年8月8日 申请日期2006年12月5日 优先权日2005年12月5日
发明者林嘉亮, 周格至 申请人:瑞昱半导体股份有限公司