专利名称：一种双二进制ctc译码装置的制作方法
技术领域：
本发明涉及移动通信领域，具体涉及一种双二进制CTC (巻积Turbo 码)的译码装置。
背景技术：
法国的C.Berrou等人提出了 一种称为Turbo码的编码方案，使人们朝着 编码性能的极限迈进了一大步。Turbo码是一种级联码，由两个巻积码并行 级联而成。每个子编码器釆用了反馈型的巻积码编码器，子编码器之间采用 了交织器来消除子码间的相关性。同时，Turbo码的译码部分采用了软输入 和软输出的译码算法和迭代译码的方法，使子译码器间可以相互传递信息， 保证编码信息的充分利用。两次编码输出序列越不相关，在译码端交换的信 息量就越大。
Turbo码译码算法要求编码器的终止状态已知，最简单的方法是令所有 的分量码的编码器的终止状态为零。在以巻积码为分量码的情况下，同时使 得两个分量码编码器归零非常困难，通常采用额外的结尾比特使得第一个分 量码归零，而不考虑第二个分量码的结束状态，WCDMA采用了这种方式， cdma2000两个分量都使用了结尾比特。序列较短时，这种处理方法降低了 编码效率，对译码的性能也有一定的影响。为了解决这个问题，C.Berrou提 出了基于咬尾tailbiting巻积码的Turbo码，这种编码方式解决了传统Turbo 码的两个子编码器的编码状态难以同时归零问题，并在码率较高、交织长度 较小时比传统Turbo码取得了更好的性能，而且很好的克服分量码-巻积码 的码率损失问题。由于在实际通信系统中，数据帧长常常在100J00之间， 所以这种基于tailbiting巻积码的Turbo码将会有很好的应用前景。
WiMAX系统的CTC码是基于巻积码面向分组的双二进制Turbo码，适 合短分组数据的传输，具有优于传统二进制turbo码的性能，尤其在非常低
的比特误码率BER和高码率的时候更加明显。它的分量码是双二进制循环 递归系统巻积码double binary Circular Recursive Convolutional Code, 简称 DB-CRSC。 CTC码与传统的巻积码turbo码比较，相同之处在于它的分量码 采用了递归系统码；不同之处在于它的分量码采用了双二进制码而不是二进 制码，以及格栅终止策略采用了 tailbiting的方法。
中国发明专利申请"基于软状态估计的非二进制循环Turbo码译码装 置，，，公开号CN1700605 ,该发明装置为单一CTC译码器，其算法结构如 图1所示，包括软状态估计模块、分量译码器和交织/解交织，其单一CTC 译码器结构使得CTC译码速率比较低，不能满足IEEE 802.16e标准对译码
速率的要求。
另 一方面，目前关于单二进制Turbo码的译码算法研究比较多，但对双 二进制的CTC (巻积Turbo码)的译码算法研究得比较少，对于Enhanced Max-Log-APP定点译码算法公式，文献(Y. O. C. Mouhamedou, P. Guinand, P. Kabal. "Enhanced Max-Log-APP and Enhanced Log隱APP Decoding for DVB隱RCS" . Proc， Int. Symp. Turbo Codes (Brest, France), S印t. 2003: pp. 259-262 )作者研究了用于DVB-RCS的Max-Log-APP译码算法，该针对双 二进制巻积Turbo码的MAX-LOG-MAP译码算法使用了下面的表达式来实 现
分支度量
gz O '，力三In ;k, '， = In ; (y, |《=+ In = z) 前向递推
《(力》 max (51') + (s', s)) 后向递推
1(0 = 111^')= In Z10') * max (A 0) + ,; 0', 输出比特似然比
a — —， - — —oo -
Z""(J,)a max (",—+ +AO)) — max(",—+(>'，^')+ / ,(>))
但这种算法仍不太适合直接用于硬件实现。
发明内容
本发明需要解决的技术问题是提供一种双二进制CTC译码装置，可以 提高译码速率，满足IEEE 802.16e标准对译码速率的要求。
本发明的上述第一个技术问题这样解决，提供一种双二进制CTC译码 装置，包括
总体输入FIFO模块，与输入端连接，緩冲接收双二进制CTC码；
总体输出FIFO模块，与输出端连接，緩沖输出译码结果；
并行级联的译码核心模块，通过各自输入端上的双口 RAM模块与所述 总体输入FIFO模块连接并通过各自输出端上的译码核心模块输出FIFO与 所述总体输出FIFO模块连接，进行CTC译码；
输入调度模块，控制连接所述双口 RAM模块与所述总体输入FIFO模 块之间的连接，对所述二进制CTC码进行调度；
输出调度模块，控制连接所述译码核心模块输出FIFO与所述总体输出 FIFO模块之间的连接，对所述译码结果进行调度。
按照本发明提供的译码装置，所述译码核心模块是二个或二个以上；这 种多个级联的译码核心模块，能够提高译码速率。
按照本发明提供的译码装置，所述译码核心模块可以进一步采用发明人 改进并提出的更适合于硬件直接实现的Enhanced MAX-LOG-MAP算法结构 和流程
(-)译码算法结构，如图1所示，其中符号约定是
":发送数据序列；
^译码器输出硬判决数据序列； 4 l,，『l,，y2,,2,: 编码器输出码字； y风,，X",'.' >V。。,,' ， >V。i,,.，，力i。,' ， hi : 4言道專命出石马字； Z^")，z^01，10，lU :第一个分量码译码器输出比特似然比； f ^,)，z^01，10，ll):第二个分量码译码器输出比特似然比； ，(《)，Ze{OUO，ll}:发送数据序列的先验的对数似然比；
>"), z e {01， 10， 11}:接收系统符号的后验对数似然比； Z^")，z"01，lG，11^第一个分量码译码器输出的外信息； 《'"")，z e {01，10，11}:第二个分量码译码器输出的外信息；
外信息修正因子常数； V""、'。,""m，"復4:编码器输入比特对为"'s'"，"则(BPSK调制)，编码状 态？跳变到、编码器输出校验位^"，"w (BPSK调制)。 (二)Enhanced MAX-LOG-MAP算法简略流程
在译码过程中，第一个分量码译码器输出的外信息《'")经过交织以后 得到C")作为第二个分量码译码器的先验信息，第二个分量码译码器输出
的外信息^")经过解交织以后得到《二")作为第二个分量码译码器的先 验信息。在第一次迭代的时候，第一个分量码译码器的输入先验信息被初始 化为0。第二个分量码译码器输出的比特似然比^")"')经过解交织后硬判决 输出A作为译码结果。
曰Enhanced MAX-LOG-MAP算法
① 算法输入
先验信息，W)'ze (01，10,1仏(1 ^" 状态度量初值O)，""7，瓦"")，0"S7
② 算法输出
后验信息丄")")，z"01,10,1A0
状态度量终值一),""7,駒，0^"7 Enhanced MAX-LOG-MAP算法详细流程
1. 用状态度量初值初始化&(力，
end
2. 计算分支度量fW，s)，其中e (十1,-1)
fori^l,…,iV
for ze {00,01,10,11}
+ZP)(《)-max(Z")(《))
end
end
3. 前向递推计算&0)
for / = 1,…,(TV +『W — S孤) fors = 0"."7
A: = / mod iV
A —1 = (/ —l)modW
& 0) m，x(d 0') + 7/ '，")
end
end
4. 反向递推计算瓦V"
for / = W _ 1,…,-附iV 一 S/Z￡
fo"' = 0"..，7
& —1 = ,'modiV
A = (/ + l)modiV
瓦—! 0') max( A 0) + K 0 '，")
end
end
5. 计算输出比特似然比
forA;:l,…，iV
for ze {01,10,11}
(《)* 3g(A—, O') + 0',力+ A o))
陽max(dO') +《V,s) +
end
end
6.输出比特似然比丄")")和A(小瓦(s)终值。
卿外信息计算算法
按照下式计算4")"),其中Si^(X75:
for 1S " jV
for ze {01,10， 11}
丄"(= w.(丄 ')-丄")W) - C)
(,)(J,) - O A) - c)
end
end
按照下式计算d《)，其中>^ = 0.75: for 1 S " iV
for {01,10,11}
= . ，W)-《(Z)W》
end
end
等于ZlU,) , 等于经过交织以后的。
接收系统符号的后验对数似然比《)"),ze {01,10,11}的计算
for 1 2 /
-2.0
4>"") = —2.0-(Xsi,,+a。,,)
end
ffi)译码输出硬判决算法 按照下面公式完成输出比特的硬判决<formula>formula see original document page 10</formula>end
采用这一套算法的本发明译码核心模块更容易实现。
按照本发明提供的译码装置，所述译码核心模块包括
主控制器，控制连接译码核心模块各部件并协调各部件共同完成CTC 译码；
CTC分量码译码器，经主控制器与所述双口 RAM模块连接，采用 max-log-map算法进行迭代译码；
译码迭代结束判断及硬判决打包器，输入连接所述CTC分量码译码器、 输出连接所述译码核心模块输出FIFO,用于根据设定硬判决准则和最大允 许迭代次数结束迭代并完成打包；
交织/解交织地址生成器，经主控制器与所述CTC分量码译码器连接， 用于对分量码的输入输出信息进行交织/解交织；
存储器，用于存储CTC译码的过程信息。
按照本发明提供的译码装置，所述CTC分量码译码器包括从输出到输 入的硬判决单元、完成对数似然比和外信息计算的L和Le计算单元和与L 和Le计算单元连接的完成前向状态度量计算的Alpha计算单元以及完成后 向状态度量计算的Beta计算单元。
按照本发明提供的译码装置，所述Alpha计算单元和Beta计算单元都 内置完成分支度量计算的Gamma计算子单元。
按照本发明提供的译码装置，所述Beta计算单元是二个。
按照本发明提供的译码装置，所述CTC分量码译码器还包括连接输入 端与所述Alpha计算单元和Beta计算单元之间依次连接的复用器、4块循环
緩冲结构的RAM和选择器。
按照本发明提供的译码装置，所述交织/解交织地址生成器包括依次电 连接的交织参数存储器单元、交织地址生成电路单元和交织地址存储器单元 以及控制连接所述交织地址生成电路单元的交织地址生成控制单元。
按照本发明提供的译码装置，所述交织地址存储器单元是交织/解交织 地址存储RAM，交织和解交织地址存储RAM各2块，共4块。
按照本发明提供的译码装置，所述过程信息包括外信息、交织地址和解 交织地址；所述存储器对应分为外信息、交织地址和解交织地址存储器单元。
本发明提供的双二进制CTC译码装置，采用并行级联CTC译码器以提 高译码呑吐量，译码器装置的结构是可扩展的，可根据译码吞吐量的要求增 加CTC译码器的数量，从而能够实现双二进制巻积Turbo码的高速译码， 满足IEEE 802.16e标准对译码速率的要求。
下面结合附图和具体实施例进一步对本发明进行详细说明。 图1是现有技术CTC译码装置示意图。
图2是本发明CTC译码装置译码核心模块采用译码算法结构框图。
图3是本发明CTC译码装置电路结构框图。
图4是图3所示装置中译码核心模块结构框图。
图5是图3所示装置中交织/解交织地址生成模块结构框图
图6与图5对应的交织/解交织地址生成数据通路。
图7是图4所示译码核心模块中分量码译码器结构框图。
图8是图7所示分量码译码器中Gamma计算子单元结构框图。
图9是图7所示分量码译码器中Alpha计算单元结构框图。
图IO是图7所示分量码译码器中Belta计算单元结构框图。
图11是图7所示分量码译码器中L和Le计算单元结构框图。
具体实施例方式
如图3所示，本发明CTC译码装置实施例包括总体输入FIFO模块31 、 总体输出FIFO模块32、输入调度模块33、输出调度模块34、译码数据存 储器35、译码核心模块输出FIFO 36和两个并行级联的译码核心模块1,即 译码核心模块—1和译码核心模块一2，其中总体输入FIFO模块31，其主要 功能是完成接收发送过来得CTC译码数据包；译码数据存储器35，其主要 功能用于存储译码数据，每个译码核心模块都有一个双口 RAM;输入调度 器模块33,其主要功能采用公平轮循调度方法对译码数据进行调度；输出 调度器模块34,其主要功能采用公平轮循调度方法对译码数据进行调度； 译码输出FIFO—1 36,其主要功能是存放译码核心模块一l译码结果，译码输 出FIFO_2 36，其主要功能是存放译码核心模块—2译码结果；总体输出FIFO 模块32,其主要功能是存储CTC译码数据包；译码核心模块l,其主要功 能是完成CTC译码。
如图4所示，译码核心模块一l、译码核心模块—2结构完全相同，为了 实现吞吐量13Mbps,所以译码器中使用两个译码核心模块。该译码核心模 块1包括主控制器41、 CTC分量码译码器42、译码迭代结束判断及硬判决 打包器43、交织/解交织地址生成器44以及外信息451、交织地址452和解 交织地址存储器单元453，其中
(-)主控制器41,是译码核心模块的控制部件，其主要功能如下
生成模块各部件接口时序和使能控制信号，计算CTC分量译码器42的 迭代次数等，并在多次迭代后自动停止。
(二)交织/解交织地址生成器44，其主要功能如下
在CTC译码的过程中，需要对分量码的输入输出信息进行交织/解交 织，在本发明CTC分量译码器中将生成交织/解交织地址存储在RAM中， 在交织/解交织的时候读取相应的地址。交织地址生成器41,如图5所示， 包括交织参数存储器单元51、交织地址生成电路单元52、交织地址存储器 单元53和交织地址生成控制单元54。
交织/解交织操作是通过控制数据RAM的读出地址来完成的，就是数 据顺序写入RAM,按照交织/解交织地址读出数据即完成对应的交织/解 交织纟乘作。
在一个FEC块开始译码的时候，第一个半次迭代在译码的时候不需要 使用交织/解交织模块，在这个时间内交织地址生成模块按照包头中的包类 型参数读取相应的交织参数生成交织地址存储到RAM中。
在本发明CTC分量译码器中用了四块交织/解交织地址存储RAM,分 别有两块交织地址RAM和两块解交织地址RAM。其中输入系统软信息和 外信息需要一对交织/解交织地址RAM,输出硬判决和迭代终止检测模块 需要另外一对交织/解交织地址RAM。
交织算法如下
交织器需要P。，化^，g四个参数，这些参数和调制方式、码率和码长都有 关系，在16e标准中提供了相应的表格。交织过程分两步
第一步比特对交替置换
<formula>formula see original document page 13</formula>
第二步下面函数《(力提供了比特对乂的交织地址/
<formula>formula see original document page 13</formula>
解交织算法为交织算法的逆过程。
生成交织地址的算法比较复杂，涉及到乘法器和除法器，流水线比较长。 在本交织器中将采用四路并行计算来同时生成四个交织地址，数据通^各如图 6所示。
对于信息长度为480-b的FEC块(QPSK, RATE 1/2, 10-SLOT),生成交
织;也址需要的cycles凄史
480 / ( 2*4 )十Pipeline—overhead= 60+Pipeline—overhead
480-b的FEC块的格栅数为240，使用普通的串行结构完成一次分量码 译码最少需要240个cycles,所以有足够时间生成交织地址。 曰译码迭代结束判断及硬判决打包器43,其主要功能如下
采用硬判决相等准则作为迭代结束判断准则。在完成每个分量码译码的 时候，分别对Z('K)和《")进行硬判决，如果两个硬判决结果相等，则结 束当前码字译码；如果两个硬判决结果不相等，则看是否达到最大允许迭代 次数，如果达到则结束当前码字译码，否则继续迭代。在当前迭代输出数据 的时候，将上半次迭代的输出从RAM中读出完成比较，在读出数据的时候 需要完成相应的交织或解交织操作。采用硬判决相等准则可以有效减少译码 迭代次数。
输出硬判决数据打包包括将2-b硬判决数据打包成32-b并且添加包头
4&息。
按照下面公式完成输出比特的硬判决
switch(max(丄")"》)
case 0:^= 00;
case丄(o""):^ =01;
cas""o)(^):^ =10;
case丄""")^ =11; end switch
end
卿CTC分量码译码器42,其主要功能如下
采用单滑动窗结构。在硬件实现中，我们使用的滑动窗为32个格栅。 在每个窗长度时间分别计算三个滑动窗长的数据，分别是无效Beta计算、 有效Alpha计算和有效Beta计算。 一个分量码译码器42包括一个Alpha计 算单元73、两个Beta计算单元74、 一个L/Le计算单元72和一个输出硬判 决单元71,每个Alpha计算单元73和Beta计算单元74内部都有单独的
Gamma计算子单元。在计算的时候每个窗长的数据要相继用到三次，分别 是无效Beta计算、有效Alpha计算和有效Beta计算。为了和该计算结构相 匹配，在分量码译码器42数据输入端使用4块RAM组成循环緩冲结构75, 循环的单位是一个窗长的数据。在每个窗计算时间，三块RAM用于给一个 Alpha计算单元和两个Beta计算单元提供输入数据，另 一块RAM用于写入 新的数据。
由于16e中的CTC采用循环递归系统巻积码作为分量码，在每次迭代 Alpha/Beta开始计算以前必须确定Alpha/Beta计算的初值。该初值通过在 Alpha/Beta开始计算以前提前计算一个窗的Alpha/Beta来获得，前一个 Alpha/Beta无效计算窗的终值作为下一个Alpha/Beta有效计算窗的初值。 Alpha的计算比Beta的计算提前 一 个窗长，当前Alpha窗Alpha被算出来以 后存储在Alpha緩存中，在下一个窗时间计算Beta的时候将该Alpha逆序 从Alpha緩存中读出和Beta —起用于计算L和Le。
如图7所示，CTC分量码译码器42包括复用器75、 4块循环緩沖结构 的RAM 76、选择器77、 Alpha计算单元73、 Belta计算单元74、 L和Le计 算单元72; Alpha计算单元73和Belta计算单元74都包含Gamma计算子单 元，其中
(一)Gamma计算子单元，其计算结构如图8所示，其主要功能如下 根据计算公式完成分支度量计算。
分支度量f/(S',力的计算公式如下，其中"S1,4,"S。,""W,""P(U e{+1，-"
forA = l,...，iV
for {00,01,10,11}
+丄""(《)-max(力:)(《))
end
end
上式中最后一个归一化项通过仿真发现对性能影响很小，可以考虑省略。
(::)Alpha计算单元，其主要功能如下
根据计算公式完成前向状态度量计算。前向状态度量&")的计算结构如
图9所示，每个cycle可以计算一个才各^fr。
前向状态度量的计算公式如下 for / = 1，…，+ WW—5/Z￡) fors = 0,.."7
<formula>formula see original document page 16</formula>
QBeta计算模块，其主要功能如下
根据计算公式完成后向状态度量计算。反向状态度量瓦-^')的计算结构 如图10所示，每个cycle可以计算一个才各栅。
反向状态度量l'"')的计算公式如下 for / = W — 1，…,H 一 S/Z￡ fors、0，…,7
<formula>formula see original document page 16</formula>
卿L和Le计算模块，其主要功能如下
根据计算公式完成对数似然比和外信息的计算。L和Le计算的计算结 构如图11所示。L和Le计算路径比较长，但是其计算只有前馈结构，可以 使用流水线技术提高吞吐量。
输出比特似然比L (丄"""))计算公式如下 for {01,10,11}<formula>formula see original document page 16</formula>
Le (，")及f)"))的计算公式如下 按照下式计算C)"),其中^ = 0.75:
<formula>formula see original document page 17</formula>按照下式计算丄f)")，其中^ = 0.75:
<formula>formula see original document page 17</formula>co等于z:u》，，④等于经过交织以后的^)力。
接收系统符号的后验对数似然比4Z)")，Ze (01，10，11)的计算
<formula>formula see original document page 17</formula>进一步，补充说明本发明实施例译码核心模块1中部件基本要求 译码数据存储器35用于存储译码前的数据，容量要求为4KX36双口 RAM存储器；
交织地址存储器单元452,用于存储动态产生好的译码数据的交织地址， 容量为4KX13;
解交织地址存储器单元453，用于存储动态产生好的LLR数据的交织地 址，容量为4KX13;
译码输出FIFO 36,容量需求为1KX32;
外信息存储器单元451的容量需求为4KX24，用于緩存上次迭代的外信 息，作为本次迭代的外信息。
最后，总结说明本发明实施例CTC译码装置的工作流程
总体输入FIFO模块31接收到译码数据包存储下来，输入调度器模块 33根据两个译码核心模块的空闲状态决定采用哪个译码核心模块1进行译 码。若译码核心模块J空闲，则译码数据包ram—dat_l送给译码核心模块—1 进行处理，译码核心模块—1译出数据后，将译码结果cfifo一dat一l送到译码 输出FIFOJ中存储；若译码核心模块—2空闲，则译码数据包ram—da^2送 给译码核心模块_2进行处理，译码核心模块—2译出数据后，将译码结果 cfifo一dat—2送到译码输出FIFO—2中存储。译码核心模块1中，主控器41 从译码数据存储器35中将数据ram—dat读出，将数据ys,yp,la送给分量码译 码器42。在分量码译码器42中，进行Max-log-map算法计算，Alpha计算 单元73进行前向状态度量计算，Beta计算单元74进行后向状态度量。Alpha 计算单元73前向状态度量计算比Bet计算单元74的后向状态度量计算提前 一个窗长。当前滑动窗的前向状态度量被算出来以后存储在前向状态度量緩 存中，在下一个窗时间计算后向状态度量的时候将该前向状态度量逆序从前 向状态度量緩存中读出和后向状态度量一起送入L和Le计算单元72用于计 算L和Le。分量码译码器42完成Max-log-map算法计算后，将结果llr送 给译码迭代结束判断及硬判决打包器43。译码迭代结束判断及硬判决打包 器43进行译码迭代结束判断，若满足迭代结束判断准则，则译码迭代结束， 然后进行硬判决，再将2比特硬判决数据打包成32比特后送给译码输出 FIFO 36。输出调度器模块34根据译码输出FIFO—1和译码输出FIFO—2的 空满状态采用公平调度的方法，将译码结果送给总体输出FIFO模块32存储 下来。
权利要求
1、一种双二进制CTC译码装置，其特征在于，包括总体输入FIFO模块(31)，与输入端连接，缓冲接收双二进制CTC码；总体输出FIFO模块(32)，与输出端连接，缓冲输出译码结果；并行级联的译码核心模块(1)，通过各自输入端上的译码数据存储器(35)与所述总体输入FIFO模块(31)连接并通过各自输出端上的译码核心模块输出FIFO(36)与所述总体输出FIFO模块(32)连接，进行CTC译码；输入调度模块(33)，控制连接所述译码数据存储器(35)与所述总体输入FIFO模块(31)之间的连接，对所述二进制CTC码进行调度；输出调度模块(34)，控制连接所述译码核心模块输出FIFO(36)与所述总体输出FIFO模块(32)之间的连接，对所述译码结果进行调度。
2、 根据权利要求1所迷译码装置，其特征在于，所述译码核心模块 (l)是二个或二个以上。
3、 根据权利要求1所述译码装置，其特征在于，所述译码核心模块 (l)包括主控制器(41)，控制连接译码核心模块各部件并协调各部件共同完成 CTC译码；CTC分量码译码器(42),经主控制器(41)与所述译码数据存储器(35)连 接，采用max-log-map算法进行迭代译码；译码迭代结束判断及硬判决打包器(43)，输入连接所述CTC分量码译 码器(42)、输出连接所述译码核心模块输出FIFO(36),用于根据设定硬判决 准则和最大允许迭代次数结束迭代并完成打包；交织/解交织地址生成器(44),经主控制器(41)与所述CTC分量码译码器 (42)连接，用于对分量码的输入输出信息进行交织/解交织；存储器，用于存储CTC译码的过程信息。
4、 根据权利要求3所述译码装置，其特征在于，所述CTC分量码译 码器(41)包括从输出到输入的硬判决单元(71)、完成对数似然比和外信息计 算的L和Le计算单元(72)和与L和Le计算单元(72)连接的完成前向状态度 量计算的Alpha计算单元(73)以及完成后向状态度量计算的Beta计算单元 (74)。
5、 根据权利要求4所述译码装置，其特征在于，所述Alpha计算单 元(73)和Beta计算单元(74)都内置完成分支度量计算的Gamma计算子单元。
6、 根据权利要求4所述译码装置，其特征在于，所述Beta计算单元 (74)是二个。
7、 根据权利要求4所述译码装置，其特征在于，所述CTC分量码译 码器(41)还包括连接输入端与所述Alpha计算单元和Beta计算单元之间依次 连接的复用器(75)、 4块循环緩冲结构的RAM(76)和选择器(77)。
8、 根据权利要求3所述译码装置，其特征在于，所述交织/解交织地 址生成器(44)包括依次电连接的交织参数存储器单元(51)、交织地址生成电 路单元(52)和交织地址存储器单元(53)以及控制连接所述交织地址生成电路 单元(52)的交织地址生成控制单元(54)。
9、 根据权利要求8所述译码装置，其特征在于，所述交织地址存储 器单元(53)是交织/解交织地址存储RAM,交织和解交织地址存储RAM各2块。
10、 根据权利要求3所述译码装置，其特征在于，所述过程信息包括 外信息、交织地址和解交织地址；所述存储器对应分为外信息(451)、交织 地址(452)和解交织地址存储器单元(453)。
全文摘要
本发明涉及一种双二进制CTC译码装置，包括连接输入端的总体输入FIFO模块(31)、连接输出端的总体输出FIFO模块(32)，并行级联的译码核心模块(1)，通过输入端上的译码数据存储器(35)与所述总体输入FIFO模块连接并通过输出端上的译码核心模块输出FIFO(36)与所述总体输出FIFO模块连接；输入调度模块(33)，控制连接所述译码数据存储器与所述总体输入FIFO模块之间的连接；输出调度模块(34)，控制连接所述译码核心模块输出FIFO与所述总体输出FIFO模块之间的连接。这种装置结构可扩展，可根据译码吞吐量的要求增加译码核心模块数量，实现高速译码，满足IEEE标准要求。
文档编号H03M13/23GK101098149SQ20071013026
公开日2008年1月2日 申请日期2007年7月17日 优先权日2007年3月12日
发明者王锦山 申请人:中兴通讯股份有限公司