专利名称：用于迭代解码器的扩展型解交织器的制作方法
技术领域：
本发明总体上涉及数字通信，并且更具体地涉及用于数字通信中的扩展型解交织器。
背景技术：
由于在宽带通信信道及固态电子学中的最新进步，数字通信领域在最近十年中取得了长足发展。数字通信描述的是一系列数字消息或者数字化模拟信号的传输。数字通信通常依赖于在发射器处对传输信号进行交织，并于接收器处对传输信号进行解交织。在数字数据传输技术中常用到交织过程来保护传输免受突发错误之害。这些错误覆盖行中大量的位元。因此，预期错误会更为均勻地分布的典型纠错方案可能会不堪重负。使用交织来帮助防止这种情况发生。数据通常随同错误控制位传输，所述错误控制位使接收器能够纠正在传输期间发生的一定数量的错误。如果发生突发错误，则在一个码字中可能存在过多错误，因而无法正确解码该码字。为了减少这样的突发错误的影响，在传输若干码字之前对其位元或符号进行交织。当使用交织时，突发错误仅影响每个码字中可纠正数量的位元，并且解码器可以正确地解码所述码字。交织已成为用于解决突发错误问题的一种流行的方法，因为与在其中直接提高纠错方案力度的替代解决方案相比，交织是一种较为简单并且廉价的解决方案。交织常在通信系统中的发射器处使用，从而在接收器处一起具有对应的解交织器，它们帮助更为均勻地分散信道条件中的局部差异，使得系统的整体性能可以得到提高。在通信系统中常使用前向纠错(FEC)方案来提供冗余，接收器可利用该冗余从含噪信号中准确地恢复数据。现有技术状态的FEC方案通常使用可在接收器中迭代解码的turbo码或者低密度奇偶校验(LDPC)码。举例而言，针对中国的数字地面电视广播的 GB20600-2006标准提供三种不同的LDPC码。(这一标准也称为DTMB，即数字电视多媒体广播)。接收器性能通常随所支持的解码迭代的数量的增加而提高。一个常见的接收器设计问题是，如何在可支持的解码迭代数量与接收器成本之间进行权衡。常规接收器包括FEC解码器前的码字缓冲区，从而使性能由每个码字所需的解码器迭代的平均数量而不是最大数量所限定。如果没有码字缓冲区，FEC解码器就必须以码字被接收到的速率来对其进行处理，这意味着FEC解码器必须能够在其针对一个要接收的码字所耗用的时间内执行最坏情况下的码字所需的最大数量的迭代。然而，如果存在码字缓冲区，则FEC解码器可以用比一个码字周期更长的时间来处理最差情况下的码字。如果解码一个码字所用时间长于一个码字周期，则码字缓冲区填充。如果解码一个码字所用时间短于一个码字周期，则码字缓冲区清空。只要FEC解码器所支持的每个码字周期的迭代数量大于每个码字所需的平均迭代数量，缓冲区就会在大部分时间里趋于保持为空。缓冲区的大小决定了有多少峰值迭代可被支持。举例而言，如果码字缓冲区保持一个完整码字，则FEC解码器可以支持的峰值迭代数量是在单个码字周期中所支持的数量的两倍。这样的途径例如在由 Andrews 等人所著的"Design and Standardization of Low-Density Parity-Check Codes for Deep-Space Applications"中进 了描述。解交织器和码字缓冲区二者都需要位于接收器中的某种类型的存储器。在常规接收器中，针对各个功能的存储器可以是分立的或者二者可以被共享。如果使用了两个分立的存储器，那么需要两个寻址逻辑电路。在典型的共享存储器实现中，解交织器和码字存储器访问必须在分立的存储器周期中进行，这降低了吞吐量。备选地，必须使用双端口存储器，这增加了制造接收器的成本。因此，出现了对于组合式解交织器与码字缓冲区的需要，该组合式解交织器与码字缓冲区提供成本较低的解决方案来维持现有吞吐量水平并降低所需的存储器成本。
发明内容
简要而言，一种用于伴随可变迭代解码器使用的扩展型解交织器，该扩展型解交织器响应于至少一个包括码字的输入信号，并且可操作用于生成经解交织的输出信号。该扩展型解交织器包括被组织成数量为B的附加存储分支的存储空间，至少一个附加存储分支具有存储分支以及至少一个单元N。在将接收到的码字提供给可变迭代解码器之前由扩展型解交织器对其进行解交织和缓冲，其中每个分支的单元中的至少一个或多个单元以先进先出的方式输出，并且每个附加的存储分支还具有以N的长度扩展的长度，N为至少一个单元。其中随着一个码字被提供给可变迭代解码器，将其他码字提供给随后的附加存储分支，并且进一步地，其中每个由‘b’索引的附加存储分支的长度为Lb+N，其中Lb是存储分支在附加N之前的长度。本发明的前述目标、特征及优点以及其他目标、特征及优点将从以下参考附图的若干示图的、对优选实施方式的详细描述中变得清楚明了。
图1示出根据本发明实施方式的扩展型解交织器-解码器200的框图。图2示出用于常规解交织器和扩展型解交织器二者的解交织器与码字缓冲区的内容的示例。图3示出处于信号处理电路30内的扩展型解交织器_解码器200。
具体实施例方式为了克服上述现有技术中的局限性，并且为了将在阅读和理解本说明书后变得显而易见的其他局限性，本发明公开了一种扩展型解交织器。该解交织器包括解交织器与码字缓冲区的组合(或称扩展型解交织器)，从而避免对专用码字缓冲区的需要。该扩展型解交织器包括向常规解交织器中每个存储分支(B)附加N个单元。这种途径有效地缓冲N*B 个单元，其中B为扩展型解交织器中存储分支的数量。各存储分支被组织在扩展型解交织器的存储空间之中。由于缓冲区与解交织器本身集成，因此无需额外的读写操作。读写操作的数量可同时影响接收器的成本和性能。通常在单个存储器周期中仅能够完成一次读或写。如果存在过多的读或写操作，则可能必须将存储器划分为多个片段，各片段具有其自己的寻址电路，从而增加成本。备选地，可能需要双端口存储器，其比单端口存储器更为昂贵。 在共享存储器设计中，如果由解交织器与FEC码字缓冲区进行的存储器访问的数量降低了可用于其他接收器过程的存储器吞吐量，则可能会对接收器的性能产生负面影响。表征本发明的这些新颖性优点和特征以及各种其他新颖性优点和特征在附于本文并构成本文一部分的权利要求书中特别指出。然而，为了更好地理解本发明、其优点以及通过对其的使用而获得的目的，应当对构成本文的又一部分的附图以及对伴随的描述性主题进行参考，在附图中示出并描述了本发明的各实施方式的具体示例。如通过附图及以下描述将显而易见的那样，扩展型解交织器-解码器被公开为包括可变迭代解码器，并且可操作用于利用扩展型解交织器分支来向可变迭代解码器提供经缓冲的输出。另外，扩展型解交织器还可操作用于向可变迭代解码器提供指示出当前在缓冲区中有多少单元可用的度量。图1示出根据本发明实施方式的扩展型解交织器-解码器200的框图。扩展型解交织器_解码器200被示为包括可变迭代解码器201和扩展型解交织器215。扩展型解交织器215被示为包括输入转接器202、输出转接器203、解交织器输入信号204、度量205、解交织器输出信号206以及存储空间207。存储空间被示为组织成数量为B的附加存储分支 (B-I)附加存储分支210、(B-2)附加存储分支211、(B-3)附加存储分支212、(B-4)附加存储分支213或者(B = 0)附加存储分支214。至少一个附加存储分支210、211、212、213 或214具有至少两个部分，其中之一为存储分支。附加存储分支210被示为包括存储分支 240，附加存储分支211被示为包括存储分支241，附加存储分支212被示为包括242，附加存储分支213被示为包括存储分支243，以及附加存储分支214被示为包括存储分支244。 各附加存储分支210、211、212、213、214还被示为包括N，N为至少一个单元。注意，扩展型解交织器215包括B个附加存储分支，但并未示出附加存储分支1到附加存储分支(B-5)。 可以采用任何数量的存储分支。注意，一个或多个存储分支可以具有长度0，从而产生长度为N的附加存储分支。将N附加至存储分支，以得到附加存储分支。有益地，以这种方式，在将一个或多个码字提供给存储空间207的同时，将码字提供给可变迭代解码器201。在其中通过随机访问存储器(RAM)实现分支存储的一种本发明备选实施方式中， 用输入逻辑202和输出逻辑203来替换输入转接器202和输出转接器203。输入逻辑202 和输出逻辑203确定RAM中的正确读写位置，使得输出的顺序与它们在当扩展型解交织器是由针对各附加存储分支和输入/输出转接器202和203的分立的先进先出(FIFO)缓冲区实现的情况中的顺序相同。扩展型存储分支是以先进先出(FIFO)方式存储的单元的集合。扩展型存储分支的单元可以是符号、位元或者信道状态信息。在本发明的一个示例性实施方式中，各单元存储在由寄存器构造的FIFO缓冲区中。在另一示例性实施方式中，单元存储在RAM中，在该 RAM中以与就如这些单元在FIFO寄存器中的顺序相同的顺序对这些单元进行寻址。在扩展型解交织器215中，附加存储分支的实际数量是可变的，并且根据本领域中技术人员已知的设计和性能考虑来确定。扩展型解交织器215被示为包含B个附加存储分支(B-I)分支210、(B_2)分支 211、(B-3)分支 212、(B-4)分支 213 和(B = 0)分支 214。各分支 210、211、212、213 和 214
具有其自己的长度Lb+N。长度Lb对应于发射器所执行的交织操作。附加存储分支长度由对应的发射器所使用的交织方法来确定。因此，解交织器所使用的解交织方法必须与发射器所使用的交织方法相匹配。举例而言，如果发射器使用块交织方案，则各存储分支具有相等长度。在块解交织器中，解交织器输入处的转接器针对每组单元前进一次，并且解交织器输出处的转接器针对每组单元前进一次。块大小由单元数量与存储分支数量的乘积所确定。块大小确定后续的FEC解码器可容忍的突发错误的最大长度。在解交织器中，存储分支长度Lb对应于发射器中交织器分支的长度。在卷积解交织器中，存储分支长度对于每个存储分支是不同的。更具体而言，在卷积解交织器中，存储分支长度Lb对应于交织器的长度，从而使添加至解交织器的存储分支长度的交织器的存储分支长度等于一常数。扩展型解交织器_解码器200的应用之一是在遵照DTMB的接收器中。在DTMB标准应用中，交织器(B = 0)分支的长度为0，因此所述常数由扩展型解交织器(B = 0)分支214的长度L0所确定。在块交织器中，(发射器中的)交织器中的存储分支长度与(接收器中的)解交织器中存储分支长度相等。举例而言，在福尼型(Forney type)卷积解交织器中，各存储分支的长度为Lb = (B-l-b)*M。在典型的卷积解交织器中，输入和输出转接器都针对每个单元前进一次。图1还示出解交织器输出信号204。信号204是从发射器发送的传输信号。其一般已由接收器中的信号处理电路进行处理，并代表均衡器的输出。输入转接器202接收信号204。输入转接器202可操作用于将信号204存储于下列B个附加存储分支中之一 (B-I)分支210、(B-2)分支211、(B-3)分支212、(B-4)分支213、0分支214或者从分支1 到B-5(未示出)。附加存储分支的顺序由发射器中使用的对应顺序所确定。每个附加存储分支，即分支210、211、212、213、214以及其他未示出的分支，将输入信号204延迟由Lb+N 确定的固定数量的单元。长度Lb由发射器中的对应存储分支长度确定，而如果FEC解码器需要多于平均数量的迭代，扩展长度N可用于缓冲额外的FEC码字。N的选择取决于要支持的峰值FEC解码器迭代的期望数量。每码字的平均可用迭代数量为Iavg，其可以通过将接收一个码字所耗时间除以执行一个FEC解码器迭代所耗时间来确定。为了支持峰值数量的迭代Ipeak= (M+l)*Iavg，必须缓冲M个FEC码字，M为正整数。如果F为以单元为单位的FEC码字长度，则必须将N = M*F/B个单元附加至解交织器中B个存储分支中的每一个。注意，FEC解码器必须能够检测其何时已完成足够的迭代以得到无错误输出，从而使得至少一些FEC码字的解码使用少于Iavg个的迭代。输出转接器203可操作用于从B个附加存储分支之一(即，(B-I)附加存储分支 210、(B-2)附加存储分支211、(B-3)附加存储分支212、(B-4)附加存储分支213、(B = 0)附加存储分支214或者(未示出的)附加存储分支1到B-5)检索存储的单元。存储的单元代表被以由附加存储分支的长度确定的量所延迟的输入单元。附加存储分支的顺序由发射器中使用的对应顺序所确定。注意，附加存储分支的顺序可以与输入转接器202所使用的顺序相同或不同。经检索的单元由输出转接器203作为输出信号206传递给可变迭代解码器201。通过解交织过程，已相对于输入信号204重新排列了输出信号206，从而使其顺序与在到发射器中的交织器的输入处的顺序相同。换言之，解交织过程应用逆置换来将序列恢复至其原始顺序。解码器201为FEC解码器，其使用可被迭代解码的turbo码、LDPC码或者其他码。在本发明的一种实施方式中，解码器201使用由针对中国的数字地面电视广播的GB20600-2006标准指定的三种不同LDPC码之一。解码器201可操作用于生成输出信号220。在一种实施方式中，解码器201包括将数据符号转换成一个或多个位元软度量的操作。输出信号220代表要解码的信息信号。在本发明的一种备选实施方式中，可以在可变迭代解码器之后对输出信号220执行其他纠错或错误校验码。举例而言，在DTMB接收器中，输出信号220可以前往Bose Ray-Chaudhuri Hocquenghem(BCH)解码器。在本发明的另一备选实施方式中，BCH解码器可以与可变迭代解码器201相集成，从而在每次迭代期间进行BCH解码。在本发明的又一实施方式中，可以由解扰器或者去随机化电路对输出220 进行进一步的处理。图1还示出度量205。度量205从扩展型解交织器215发送至解码器201。度量 205指示出当前在缓冲区中有多少单元可用。度量205被传递给解码器201用于确定何时开始和停止对码字的解码。一般而言，解码可在有完整的FEC码字可用后即开始，并且解码应当在进一步的迭代将导致一个或多个解交织器分支溢出时停止。在本发明的一种实施方式中，度量205是对单元或者码字的计数，并且可以代表当前在缓冲区中的单元或者缓冲区中的空位。应当注意，可以将扩展型解交织器215的B个附加存储分支((B-I)附加存储分支 210、(B-2)附加存储分支211、(B-3)附加存储分支212、(B-4)附加存储分支213、(B = 0) 附加存储分支214以及(未示出的)附加存储分支1到B-5)实现为单个存储器或者存储器的一部分，并且可以将转接器功能实现为地址生成逻辑。关键点在于，扩展型解交织器215 的输入和输出的顺序等同于如下情况，该情况为每个附加存储分支实现为分立的先进先出(FIFO)缓冲区，并且输入转接器204和输出转接器203在B个缓冲区之间进行选择以用于输入和输出。还应当注意，解交织器输入和输出并不同步。一般而言，输入以由接收器中的较早级确定的固定速率到达。输出速率是可变的，并且取决于FEC解码器的可用性。当FEC解码器忙于先前码字时，输出必须停止。当FEC解码器可用时，输出应当尽可能快。一般而言， 峰值输出速率必须高于输入速率，以利用扩展型缓冲的优势。概括而言，扩展型解交织器215接收至少一个包含码字的输入信号204，并生成经解交织的输出信号206，扩展型解交织器215包括存储空间207，该存储空间组织成数量为 B的附加存储分支，即(图1的实施方式中的)(B-I)至(B = 0)，至少一个附加存储分支具有至少两个部分，其中一个部分为存储分支而另一个部分为N，N为至少一个单元。每个附加存储分支的内容以先进先出的方式输出，并且各附加存储分支还具有以N的长度扩展的长度。向可变迭代解码器201提供一个码字，同时向后续的附加存储分支提供其他码字，且各附加存储分支由‘b’索引并且具有Lb的长度+N的长度，其中Lb为存储分支在附加N之前的长度。图2(i)至图2(iii)示出用于常规解交织器和扩展型解交织器二者的解交织器与
码字缓冲区的内容的示例。在图2(i)至图2(iii)中，针对序列1、2.......19的输入的
范围示出了解交织器与码字缓冲区的内容。因而，在图2(i)至图2(iii)中存在19个条目。常规解交织器包括分立的FEC码字缓冲区，而扩展型解交织器则不包括，因为缓冲是在扩展型解交织器本身内进行的。常规解交织器和扩展型解交织器均利用福尼型(Forney type)解交织器设计，其中6=每个M= 1单元的3个存储分支。图2(i)至图2(iii)中的存储分支B由方块的每行表示。M等于1个单元，并且相应地每个方块保持一个单元。M与各存储分支之间单元数量之差有关。在图2(i)至图2(iii)中，各附加存储分支的长度为 Lb = (B-l-b)*M，因此相应地各附加存储分支b比附加存储分支b-Ι短M个单元。现在将出于示例说明目的，从输入1的上下文中来讨论常规解交织器与FEC码字缓冲区以及扩展型解交织器的内容。常规解交织器包含两行。常规解交织器的第一行代表第一存储分支(b = 0)并包含两个方块。第二存储分支(b = 1)由底部的单个方块，或者第二行，来表示。由于第三存储分支(b = 2)的长度为0，所以没有任何方块来表示它。在扩展型解交织器中，每个附加存储分支都扩展1个方块。因此第一附加存储分支(b = 0) 具有三个方块，附加存储分支(b = 1)具有两个方块，而附加存储分支(b = 2)具有一个方块。在图2(i)至图2(iii)中，输入以从1到19的顺序达到解交织器。输入转接器循环经过解交织器的每个分支。因而，输入1前往第一存储分支，输入2前往第二存储分支， 并且输入3前往第三存储分支。该过程继而持续重复，使得输入4前往第一存储分支，输入 5前往第二存储分支，并且输入6前往第三存储分支，依此类推。当输入前往FEC码字缓冲区的解交织器存储分支时，其将已有内容向右推。在常规解交织器中，FEC码字缓冲区中最右侧方块的内容成为下一输出。在本发明的各种实施方式的扩展型解交织器中，输出转接器连续选取每个附加存储分支的每个最右侧方块的内容来形成输出。举例而言，当输入前往附加存储分支0时，输出为附加存储分支 0中最右侧方块的先前内容。在常规解交织器中，存储分支中的最后的单元(最右侧方块) 离开解交织器并进入FEC码字缓冲区。FEC解码器可以读取在FEC码字缓冲区中可用的任何单元。在扩展型解交织器中，FEC解码器直接从扩展型解交织器得到单元。添加至扩展型解交织器的每个附加存储分支的末尾的数量为N的额外单元(或者图2 (i)至图2(iii)中的方块)为FEC码字提供缓冲。其效果等同于在解交织器与FEC解码器之间添加FIFO型缓冲区，因为输出单元的顺序相同。但是相比于解交织器与分立FIFO缓冲区的常规设计， 减少了整体的读/写操作的数量。图3示出耦合至信号处理电路30的扩展型解交织器-解码器200。信号处理电路 30被示为包括调谐器301、中频(IF)信号302、模拟至数字(A/D)转换器303、基带混频器 304、载波恢复模块306、时序恢复模块305以及自适应均衡器307。调谐器接收射频(RF)输入300并向其所耦合的A/D转换器303提供(IF)信号302。A/D转换器303耦合至调谐器 301和基带混频器304 二者。A/D转换器303以不同步于远程发射器的速率对IF信号302 进行采样，以产生数字IF信号309。数字IF信号309继而传递给基带混频器304。基带混
10频器304将数字IF信号309降频转换至基带，并将经降频转换的基带信号传递给其所耦合的时序恢复模块305。基带混频器304耦合至A/D转换器303、时序恢复模块305和载波恢复模块306。载波恢复模块306耦合至基带混频器304和时序恢复模块305。载波恢复模块306用于将基带混频器同步到IF载波频率。时序恢复模块305耦合至基带混频器304和均衡器307，并且用于以同步于远程发射器的速率对经降频转换的基带信号进行重新采样。 时序恢复模块305自动地更新器重新采样速率，以维持与(未示出的)远程发射器的同步。 自适应均衡器307耦合到时序恢复模块305并且在信号被扩展型解交织器-解码器200接收之前执行处理步骤。自适应均衡器307从信号中移除多路径失真和其他形式的符号间干扰(ISI)。扩展型解交织器-解码器200可操作用于生成输出320。输出信号320代表要解码的信息信号。在一些实施方式中，由其他纠错模块、错误检测模块、解扰模块或者去随机化模块对输出信号320进行进一步处理。通过引用完整并入本文的、Dong等人于2007年1月5日提交的、名称为“DYNAMIC MULTI-PATH DETECTION DEVICE AND METHOD”的第 11/650，226号美国专利申请提供了信号处理电路30的进一步详情。在信号处理电路30的一种备选实施方式中，A/D采样率与远程发射器同步。这种实施方式消除了对时序恢复模块305的需要。其他备选实施方式包括自动增益控制(AGC)、 数字滤波器以及各种同步电路。在备选实施方式中，设想了不同的通信系统和不同的信号处理配置。虽然信号处理电路30的一种实施方式已公开于此，但应当明白，本领域中技术人员还设想到其他实施方式。应当注意，虽然电路30被描述为以硬件执行，但本领域中技术人员知道，由电路30执行的操作亦可以以软件执行。上述硬件，包括任何逻辑或晶体管电路，可以由计算机基于以如本领域中技术人员所知晓的硬件描述语言的语法和语义的形式表达的对硬件的描述而被自动地生成。适用的硬件描述语言包括那么提供于布局层、电路网表层、寄存器传输层以及原理图捕捉层上的语言。硬件描述语言的例子包括GDS II和OASIS (布局层)、各种SPICE语言和IBIS (电路网表层)、Verilog和VHDL (寄存器传输层)以及Virtuoso定制设计语言和Design Architecture-IC定制设计语言(示意图捕捉层)。硬件描述例如还可以用于各种行为、逻辑和电路建模及仿真用途。虽然已从具体实施方式
的方面描述了本发明，但应当预见到，其各种备选和修改对于本领域中技术人员将无疑是显而易见的。因此，应当将以下权利要求书解释为涵盖所有这样的属于本发明的真正精髓及范围内的备选和修改。
权利要求
1.一种用于与可变迭代解码器使用的扩展型解交织器，所述扩展型解交织器响应于至少一个包含码字的输入信号，并且可操作用于生成解交织的输出信号，所述扩展型解交织器包括组织成数量为B的附加存储分支的存储空间，至少一个附加存储分支具有存储分支和至少一个单元N，接收到的码字在被提供给所述可变迭代解码器之前由所述扩展型解交织器进行解交织并缓冲，其中每个分支的单元中的至少一个或多个单元以先进先出的方式输出，并且每个附加存储分支还具有以N的长度扩展的长度，N为至少一个单元，其中随着一个码字被提供给所述可变迭代解码器，将其他码字提供给后续的附加存储分支，并且进一步地，其中每个由‘b’索引的附加存储分支的长度为U+N，其中Lb是所述存储分支在附加N之前的长度。
2.根据权利要求1的扩展型解交织器，其中所述长度N为M*F/B个单元，F代表以单元为单位的所述码字的长度，M代表可在所述扩展型解交织器中缓冲的额外码字的总数，M为正整数，N附加至所述扩展型解交织器中的所述B个存储分支中的每个存储分支，其中迭代的峰值数量由Ipeak_(M+l)*Iavg以及Iavg限定，其中Ipeak代表迭代的峰值数量并且Iavg代表针对每个码字的可用迭代的平均数量，且Iavg是通过将接收一个码字所耗时间除以执行一个解码器迭代所耗时间来确定的，从而使M个码字可以在先前的码字被解码时得到缓冲。
3.根据权利要求1的扩展型解交织器，还包括输入转接器，响应于所述输入信号并且可操作用于将所述输入信号存储在所述数量为 B的附加存储分支中的一个存储分支之中；以及输出转接器，响应于存储的输入信号，所述存储的输入信号代表延迟了由所述存储分支的长度确定的时间量的所述输入信号，所述输出转接器可操作用于生成所述解交织的输出信号。
4.根据权利要求1的扩展型解交织器，还包括输入逻辑，响应于所述输入信号并且可操作用于将所述输入信号存储于所述数量为B 的附加存储分支中的一个存储分支之中；以及输出逻辑，响应于所述存储的输入信号，所述存储的输入信号代表延迟了由所述存储分支的长度确定的量的所述输入信号，所述输出逻辑可操作用于生成所述解交织的输出信号；其中所述数量为B的附加存储分支的存储是通过随机访问存储器(RAM)来实现的。
5.根据权利要求3的扩展型解交织器，其中所述数量为B的附加存储分支的所述单元以犹如其处于先进先出FIFO缓冲区中那样相同的序来进行寻址。
6.根据权利要求1的扩展型解交织器，其中所述扩展型解交织器可操作用于提供输出度量，所述输出度量指示在所述附加存储分支中要充当缓冲区的当前可用存储空间。
7.根据权利要求6的扩展型解交织器，其中所述输出度量是对单元或码字的计数，所述计数代表所述附加存储分支中的空位置。
8.根据权利要求3的扩展型解交织器，其中所述扩展型解交织器使用块交织方案并且所述数量为B的附加存储分支中的每个分支在长度上相等，并且进一步地，其中当从信号处理电路接收到输入时所述输入转接器针对每个单元前进一次，所述信号处理电路可操作用于发送所述输入信号，并且当输出被可变迭代解码器取用时所述输出转接器针对每组单元前进一次，所述可变迭代解码器接收所述扩展型解交织器的所述输出并且可操作用于生成要解码的信息信号。
9.根据权利要求3的扩展型解交织器，其中所述扩展型解交织器使用卷积解交织，并且所述数量为B的分支具有不同的长度。
10.一种扩展型解交织器_解码器，响应于至少一个包含码字的输入信号，并且可操作用于生成信息信号，该扩展型解交织器_解码器包括组织成数量为B的附加存储分支的存储空间，至少一个附加存储分支具有至少两个部分，所述存储空间被配置成存储接收的码字，所述接收的码字在被提供给所述可变迭代解码器之前由所述扩展型解交织器进行解交织和缓冲，其中每个分支的单元中的至少一个或多个单元以先进先出的方式输出，并且每个附加存储分支还具有以N的长度扩展的长度，N 为至少一个单元，其中随着一个码字被提供给所述可变迭代解码器，将其他码字提供给后续的附加存储分支，并且进一步地，其中每个由‘b’索引的附加存储分支的长度为Lb+N，其中Lb是所述存储分支在附加N之前的长度；以及可变迭代解码器，响应于所述解交织的输出信号并且可操作用于生成信息信号，所述信息信号代表经完全解码的输入信号。
11.根据权利要求10的扩展型解交织器-解码器，其中所述可变迭代解码器为使用 turbo码的前向纠错(FEC)解码器。
12.根据权利要求10的扩展型解交织器-解码器，其中所述可变迭代解码器为使用低密度奇偶校验(LDPC)码的前向纠错(FEC)解码器。
13.根据权利要求10的扩展型解交织器-解码器，其中所述可变迭代解码器还包括将数据符号转换为一个或多个位元软度量的操作。
14.一种扩展型解交织器，包括用于接收至少一个输入信号的装置，其中所述输入信号包含码字；用于将所述输入信号存储于被组织为数量为B的附加存储分支的存储空间之中的装置，至少一个附加存储分支具有存储分支和至少一个单元N，并且每个附加存储分支还具有以N的长度扩展的长度，N为至少一个单元，其中每个由‘b’索引的附加存储分支的长度为Lb+N，其中Lb是所述存储分支在附加N 之前的长度；用于生成解交织的输出信号的装置，其中接收到的码字在被提供给所述可变迭代解码器之前由所述扩展型解交织器进行解交织和缓冲，其中每个分支的单元中的至少一个或多个单元以先进先出的方式输出。
15.一种对输入信号进行解交织的方法，包括a.接收至少一个输入信号，其中所述输入信号包含码字；b.将所述输入信号存储于被组织成数量为B的附加存储分支的存储空间之中，至少一个附加存储分支具有存储分支和至少一个单元N，并且每个附加存储分支还具有以N的长度扩展的长度，N为至少一个单元；c.缓冲所述输入信号，其中每个由‘b’索引的附加存储分支的长度为Lb+N，其中Lb是所述存储分支在附加N之前的长度；d.生成解交织的输出信号，其中所述接收到的码字在被提供给所述可变迭代解码器之前由所述扩展型解交织器进行解交织和缓冲，其中每个分支的单元中的至少一个或多个单元以先进先出的方式输出。
16. 一种计算机可读介质，其包含以硬件描述语言表达的描述，该描述由计算机解译用以指定执行依据至少一个包含码字的输入信号生成解交织的输出信号的方法的电路，该计算机可读介质包括组织成数量为B的附加存储分支的存储空间，至少一个附加存储分支具有至少两个部分，所述存储空间被配置成存储接收到的码字，所述接收到的码字在被提供给所述可变迭代解码器之前由所述扩展型解交织器进行解交织和缓冲，其中每个分支的单元中的至少一个或多个单元以先进先出的形式输出，并且每个附加存储分支还具有以N的长度扩展的长度，N为至少一个单元，其中随着一个码字被提供给所述可变迭代解码器，将其他码字提供给后续的附加存储分支，并且进一步地，其中每个由‘b’索引的附加存储分支的长度为Lb+N，其中Lb是所述存储分支在附加N之前的长度。
全文摘要
一种扩展型解交织器，该扩展型解交织器响应于至少一个包含码字的输入信号，并且可操作用于生成解交织的输出信号。该扩展型解交织器包括组织成数量为B的附加存储分支的存储空间，至少一个附加存储分支具有存储分支和至少一个单元N，接收到的码字在被提供给可变迭代解码器之前由扩展型解交织器进行解交织和缓冲。每个附加存储分支还具有以N的长度扩展的长度，N为至少一个单元，其中随着一个码字被提供给可变迭代解码器，将其他码字提供给后续的附加存储分支，并且进一步地，其中每个由‘b’索引的附加存储分支的长度为Lb+N，其中Lb是所述存储分支在附加N之前的长度。
文档编号H03M13/00GK102171934SQ200980139479
公开日2011年8月31日 申请日期2009年10月9日 优先权日2008年10月10日
发明者J·C·库克曼, 余焘, 古军杰, 董平 申请人:卓然公司