专利名称：通过芯片内部稳压器供电的数字集成电路的上电复位电路的制作方法
技术领域：
本发明涉及模拟-数字混合信号集成电路设计领域，特别是涉及一种通过芯片内部稳压器供电的数字集成电路的上电复位(Power-On-Reset)电路。
背景技术：
在数字集成电路中，存在大量的触发器(Flip-Flop)、寄存器之类的子电路，只有在芯片的电源电压达到一定的水平后，这些数字子电路才能正常工作，当芯片电源电压低于某个正常电压值的时候，数字电路的逻辑便会引起混乱。当芯片的供电电压加载后，会有一个上电过程，在这个过程当中，数字电路中的寄存器等子电路的状态无法确定，需要进行复位操作，使数字电路在电源电压达到正常水平后进入到预设的状态中，这段初始化的复位操作需要上电复位电路来提供复位逻辑信号。目前的深亚微米半导体制造工艺可以同时提供多种耐压的有源器件，为了提高集成度、降低制造成本，一般芯片的数字内核都尽可能的采用低压器件，但是芯片的外部使用环境等因素限制了芯片接口的供电不能随意降低，因此需要稳压器来做降压处理。现在大量的集成电路，尤其是模拟-数字混合信号集成电路，内部都是采用双电源供电，即芯片接口为3. 3V等高电压供电，芯片内部通过一个稳压器(Regulator)或者其他的降压转换器， 产生1.8V或者其他的低电压，给内部的数字电路(亦称内核)等供电
参见图1所示，传统的上电复位电路包括电阻R1、电容Cl、施密特触发器和反相器，电阻Rl —端连电源VDD，另一端与电容Cl 一端相连，电容Cl另一端接地VSS，电阻Rl 与电容Cl的连接点连施密特触发器的输入端，施密特触发器的输出端连反相器的输入端， 反相器的输出端连上电复位信号P0RB，施密特触发器通过电源VDD和地VSS供电。传统的上电复位电路存在以下缺点(1)对电源VDD的上电速度或者斜率敏感。这个敏感度主要由电阻Rl-电容Cl组合所产生的时间常数来决定。如果VDD的上电速度比较快，而电容Cl上的电压来不及跟随 VDD变化，那么可以产生如图2所示的PORB信号(本文中的上电复位信号均是低电平有效信号)，完成上电复位操作。但是如果上电过缓，而芯片的面积限定了无法设计较大的电阻和电容，那么就有可能无法产生有效的上电复位信号P0RB，也就是说PORB会随着VDD的上升而一直上升。(2)在上电过程中，输出的上电复位信号PORB结束时的VDD电压(即图2中的上电复位结束电压点)不可控，当上电复位信号结束时，无法保证电源电压达到预定的正常水平。如果VDD并未达到正常水平，上电复位信号就结束，则意味着没有成功进行复位。
发明内容
本发明的目的是为了克服上述背景技术的不足，提供一种通过芯片内部稳压器供电的数字集成电路的上电复位电路，不仅对电源VDD_L的上电速度或者斜率不敏感，而且能够精确设定上电复位结束时电源VDD_L的电压点Vthr。
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本发明提供的通过芯片内部稳压器供电的数字集成电路的上电复位电路，包括基准源发生器、稳压器和数字内核，所述基准源发生器通过电源VDD_H产生基准电压VREF并输出到稳压器，稳压器通过VDD_H产生与VREF成比例的电源VDD_L，输出到数字内核，还包括均与VDD_H相连的迟滞采样电压比较器、滤波整形输出电路和电平转换器，所述迟滞采样电压比较器的输入端分别连接VREF、VDD_L和复位信号P0RB_H，输出端连接VCMP ；所述滤波整形输出电路的输入端连接VCMP，输出端连接P0RB_H ；所述电平转换器的输入端连接 P0RB_H，输出端连接上电复位信号P0RB_L，将所述上电复位信号P0RB_L输入到数字内核。
在上述技术方案中，所述迟滞采样电压比较器包括比较器、选择开关Kl、顺次相连的电阻R2、R3和R4，所述选择开关Kl的两个输入端分别连接到电阻R2、R3的连接点Vl和电阻R3、R4的连接点V2，输出端连接比较器的负输入端，比较器的正输入端连接VREF，输出端连接VCMP。在上述技术方案中，所述电阻R2 R4接在VDD_L和地VSS之间，所述比较器通过 VDD_H 禾口 VSS 供电。在上述技术方案中，所述选择开关Kl的开关选择控制端为PORBJL在上述技术方案中，所述选择开关Kl采用由CMOS传输门构成的二选一选择器。在上述技术方案中，所述滤波整形输出电路包括PMOS管M4、NMOS管M5、电容C2、 施密特触发器和反相器，所述PMOS管M4的栅极和NMOS管M5的栅极均与VCMP相连，PMOS 管M4的漏极和NMOS管M5的漏极相连，节点为VCHG，电容C2连接在VCHG和地VSS之间； 所述施密特触发器的输入端与VCHG相连，输出端与所述反相器的输入端相连，反相器的输出端连接PORBJL在上述技术方案中，所述滤波整形输出电路还包括恒流源Il和12，所述PMOS管 M4的源极通过恒流源Il与VDD_H相连，所述NMOS管M5的源极通过恒流源12与地VSS相连，所述施密特触发器通过VDD_H和地VSS供电。在上述技术方案中，所述滤波整形输出电路还包括两个电阻，所述PMOS管M4的源极通过一个电阻与VDD_H相连，所述NMOS管M5的源极通过另一个电阻与地VSS相连，所述施密特触发器通过VDD_H和地VSS供电。在上述技术方案中，所述电平转换器包括PMOS管M1、NM0S管M2 M3和电阻R5， 所述PMOS管Ml的栅极和NMOS管M2的栅极均与P0RB_H相连，PMOS管Ml的漏极和NMOS管 M2的漏极相连，再连接到NMOS管M3的栅极，NMOS管M3的漏极与电阻R5的一端相连，节点为上电复位信号P0RB_L。在上述技术方案中，所述PMOS管Ml的源极与VDD_H相连，NMOS管M2 M3的源极均接地VSS，电阻R5的另一端与VDD_L相连。与现有技术相比，本发明的优点如下(1)对电源VDD_H和VDD_L的上电速度或者斜率均不敏感。一般在上电过程中， VREF很快就能跟随VDD_H上升，并且达到VRFE的稳定电压，而且VREF稳定所需的最低VDD_ H电压点一般会比VDD_L稳定所需的最低VDD_H电压点要低。VDD_L本身也是要通过VREF 作为参考电压来产生，只有VREF稳定了，VDD_L才可能稳定；其次，VDD_L 一般都有数字内核作为负载，在上电过程中也会从抽取电流，减慢其电压上升的速度；另外，VDD_L 是由芯片内部的稳压器或者电压转换器产生，一般会在片外接到一个大的滤波电容CL0AD，所以VDD_L上升的速度相对于VREF很慢，迟滞采样电压比较器能可靠的工作，检测出VDD_ L相对于VREF的高低变化情况。(2)能够精确设定上电复位结束时电源VDD_L的电压点Vthr，Vthr = VREF* [ (R2+R3+R4) / (R4)]，只要合理选取电阻R2、R3、R4的阻值，就能够任意设定数字内核所需的安全工作电压，从而保证上电复位有效。
图1是传统上电复位电路的电路图；图2是传统上电复位电路主要信号的波形示意图；图3是本发明实施例的电路图；图4是本发明实施例中迟滞采样电压比较器的电路图；图5是本发明实施例中滤波整形输出电路的电路图；图6是本发明实施例中电平转换器的电路图；图7是本发明实施例主要信号的波形示意图。
具体实施例方式下面结合附图及实施例对本发明作进一步的详细描述。参见图3所示，本发明实施例提供的通过芯片内部稳压器供电的数字集成电路的上电复位电路，包括基准源发生器、稳压器、，以及均与VDD_H相连的迟滞采样电压比较器、 滤波整形输出电路和电平转换器。图3中的虚线框示出了目前数字集成电路和数模混合信号集成电路的主要供电方式基准源发生器通过电源VDD_H产生基准电压VREF并输出到稳压器，稳压器通过 VDD_H产生与VREF成比例的低电压电源VDD_L，输出到，VDD_L即是的电源。图3中的实线框示出了本发明实施例所设计的上电复位电路迟滞采样电压比较器的输入端分别连接VREF、VDD_L和复位信号P0RB_H，输出端连接VCMP(VCMP是迟滞采样电压比较器的输出，迟滞采样电压比较器会比较其正极和负极输入端的电压，做出逻辑判断)；所述滤波整形输出电路的输入端连接VCMP，输出端连接 P0RB_H ；所述电平转换器的输入端连接P0RB_H，输出端连接上电复位信号P0RB_L，将所述上电复位信号P0RB_L输入到。CLOAD表示芯片内部或者外部连接到VDD_L上的负载电容。参见图4所示，迟滞采样电压比较器包括比较器、选择开关K1、顺次相连的电阻 R2、R3和R4，所述选择开关Kl的两个输入端分别连接到电阻R2、R3的连接点Vl和电阻R3、 R4的连接点V2，输出端连接比较器的负输入端，比较器的正输入端连接VREF，输出端连接 VCMP。电阻R2 R4接在VDD_L和地VSS之间，所述比较器通过VDD_H和VSS供电。选择开关Kl采用由CMOS传输门构成的二选一选择器，其开关选择控制端为PORBJL参见图5所示，滤波整形输出电路包括PMOS管M4、NM0S管M5、恒流源Il 12、电容C2、施密特触发器和反相器，PMOS管M4的栅极和NMOS管M5的栅极均与VCMP相连，PMOS 管M4的漏极和NMOS管M5的漏极相连，节点为VCHG，电容C2连接在VCHG和地VSS之间。 PMOS管M4的源极通过恒流源Il与VDD_H相连，NMOS管M5的源极通过恒流源12与地VSS相连，施密特触发器通过VDD_H和地VSS供电。施密特触发器的输入端与VCHG相连，输出端与反相器的输入端相连，反相器的输出端连接PORBJL上述滤波整形输出电路中的恒流源Il 12还可以替换成两个电阻，即PMOS管M4 的源极通过一个电阻与VDD_H相连，NMOS管M5的源极通过另一个电阻与地VSS相连。参见图6所示，电平转换器包括PMOS管Ml、NMOS管M2 M3和电阻R5，所述PMOS 管Ml的栅极和匪OS管M2的栅极均与P0RB_H相连，PMOS管Ml的源极与VDD_H相连，PMOS 管Ml的漏极和匪OS管M2的漏极相连，再连接到匪OS管M3的栅极，NMOS管M2 M3的源极均接地VSS。NMOS管M3的漏极与电阻R5的一端相连，节点为上电复位信号P0RB_L，电阻 R5的另一端与VDD_L相连。本发明实施例的原理详细阐述如下 参见图3所示，在目前具有的芯片中，一般都集成有基准源发生器和稳压器(或者其他电压转换器)，它们的主要功能如下基准源发生器可以通过VDD_H供电，自主产生电压参考基准源VREF或者电流基准源，VREF基本不受VDD_H、温度以及工艺变化的影响。稳压器主要用来把芯片外部的电压VDD_H转换成为芯片内部数字内核可以正常工作的电压 VDD_L。一般的实现方式有LDO和降压转换器等。图3中所示的稳压器利用VREF作为电压参考基准源，使得VDD_L= α ^VREF, α是一个常数，在设计芯片时根据实际需要选定。本发明实施例的主要信号在上电过程中的波形参见图7所示，一般在上电过程中，VREF很快就能跟随VDD_H上升，并且达到VRFE的稳定电压。然而VDD_L本身是要通过VREF作为参考电压来产生，只有VREF稳定了，VDD_L才可能稳定；其次，VDD_L 一般都有数字内核作为负载，在上电过程中数字电路会从VDD_L中抽取电流，减慢VDD_L&上电速度；另外，VDD_L由芯片内部的稳压器或者电压转换器产生，一般会在片外接到一个大的滤波电容CL0AD，所以VDD_L上升的速度相对于VREF很慢。本发明实施例利用这个特点，将 VREF和VDD_L的一个比例采样电压i3*VDD_L(i3是一个常数，根据数字电路可以接受的最低复位结束电压Vthr来计算得到)进行比较，如果β *VDD_L低于VREF，则要求进行复位操作，产生一个复位信号给数字电路，给这个信号取名P0RB_L，为低电平有效逻辑信号。如果 i3*VDD_L高于VREF，说明VDD_L已经上升到了可以允许内核数字电路正常工作的水平，则停止复位，P0RB_L变为高电平(高电平是VDD_L)。本发明实施例中P0RB_L的产生需要用到图3所示的三个主要功能模块迟滞采样电压比较器、滤波整形输出电路和电平转换器。参见图4所示，迟滞采样电压比较器中的Vl和V2是通过电阻R2、R3和R4对VDD_ L进行比例采样的电压信号，其中，Vl = [ (R3+R4)/(R2+R3+R4)]*VDD_1 ；V2 = [(R4)/(R2+R3+R4)]*VDD_L。选择开关Kl是二选一的模拟开关，选择Vl或者V2连接到比较器的负输入端，复位信号P0RB_H(高电平是VDD_H)来对这个选择开关Kl进行选择控制。比较器的正输入端连到VREF。本发明实施例在上电复位过程中的具体工作原理是在初始化上电初期，VDD_L还很低，VREF比迟滞采样电压比较器中Vl和V2的电压都要高，无论P0RB_H为高电平或低电平，比较器都会是高电平输出VCMP。这个高电平的VCMP经过后续的滤波整形输出模块，可以得到一个确定为低电平的P0RB_H信号(这个信号经过电平转换器得到P0RB_L信号)。这时连到比较器负输入端的是V2。随着VDD_L&上升， V2会等于或高于VREF，从而使比较器翻转，VCMP跳低，参见图7所示，将这个时刻的VDD_L 的电压记为Vthr，通过简单的计算可以得到Vthr的值因为[(R4)/(R2+R3+R4)]*Vthr = VREF，所以Vthr = VREF*[(R2+R3+R4)/(R4)]。VCMP跳低，即表示复位可以停止，VDD_L已经达到正常工作的水平。VCMP再次通过滤波整形输出电路，得到一个高电平的P0RB_H信号， 选择开关Kl被选择到VI。因为Vl比V2还高，所以比较器的输出VCMP被牢牢地锁定到了低电平，不会发生误判。参见图5所示，滤波整形输出电路中，VCMP如果为低电平，那么NMOS管M5关闭， PMOS管M4打开，VDD_H通过恒流源Il (或者一个电阻)对电容C2充电，VCHG的电压升高； 反之，如果VCMP为高电平，那么NMOS管M5打开，PMOS管M4关闭，电容C2通过恒流源12 (或者一个电阻)对VSS放电，VCHG的电压降低。参见图7所示，上电过程中，VCMP先为高电平，跟随VDD_L电压变化，VCHG被放电到VSS，施密特触发器输出高电平，经过一级反相器整形，P0RB_H输出为低电平，对复位。当 VDD_L达到了的安全工作电压后，VCMP跳低，VCHG开始被充电，电压上升，当VCHG达到施密特触发器的上升沿触发电平Vtr时，施密特触发器触发输出低电平，经过一级反相器整形， P0RB_H输出高电平，复位结束。滤波整形输出电路的滤波功能体现在当VDD_L上升到Vthr附近时，V2与VREF差不多，这时迟滞采样电压比较器中的比较器翻转状态可能会发生不确定性的快速反复，因此需要滤波整形输出电路对比较器的输出进行滤波处理，得到一个确定和稳定的输出。施密特触发器的特性是输入信号的上升沿触发电平Vtr和下降沿触发电平Vtf不同，一般是上升沿触发电平高，下降沿触发电平低，这两个触发电平的差就是VCHG的滤波范围，也即是说，只要VCHG在这个范围内，触发器的状态都不会发生改变。参见图5所示，如果选取较小的恒流源(或者较大的电阻值)，选取较大的C2电容值，C2的充电步长就小，那么VCMP 的快速反复对VCHG的电压的改变有限，一般不会超出Vtr和Vtf的范围。P0RB_H是采用VDD_H供电的模拟电路产生的逻辑信号，是VDD_H的工作电压。数字内核所使用的电源是经过稳压器或者电压转换器所产生的VDD_L电压，因此上电复位信号也须是这个电压范围的信号，因此需要通过电平转换器将P0RB_H转换成P0RB_L。参见图6所示，PMOS管Ml和匪OS管M2构成一个VDD_H供电的CMOS反相器，该 CMOS反相器的输出接匪OS管M3的栅极，NMOS管M3和电阻R5构成一个VDD_L供电的反相器，并输出P0RB_L，具体波形参见图7所示。显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。本说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
权利要求
1.一种通过芯片内部稳压器供电的数字集成电路的上电复位电路，包括基准源发生器、稳压器和数字内核，所述基准源发生器通过电源VDD_H产生基准电压VREF并输出到稳压器，稳压器通过VDD_H产生与VREF成比例的电源VDD_L，输出到数字内核，其特征在于 还包括均与VDD_H相连的迟滞采样电压比较器、滤波整形输出电路和电平转换器，所述迟滞采样电压比较器的输入端分别连接VREF、VDD_L和复位信号P0RB_H，输出端连接VCMP ； 所述滤波整形输出电路的输入端连接VCMP，输出端连接P0RB_H ；所述电平转换器的输入端连接P0RB_H，输出端连接上电复位信号P0RB_L，将所述上电复位信号P0RB_L输入到数字内核。
2.如权利要求1所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路，其特征在于所述迟滞采样电压比较器包括比较器、选择开关K1、顺次相连的电阻R2、R3和 R4，所述选择开关Kl的两个输入端分别连接到电阻R2、R3的连接点Vl和电阻R3、R4的连接点V2，输出端连接比较器的负输入端，比较器的正输入端连接VREF，输出端连接VCMP。
3.如权利要求2所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路，其特征在于所述电阻R2 R4接在VDD_L和地VSS之间，所述比较器通过VDD_H和VSS供 H1^ ο
4.如权利要求2或3所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路，其特征在于所述选择开关Kl的开关选择控制端为PORBJL
5.如权利要求2或3所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路，其特征在于所述选择开关Kl采用由CMOS传输门构成的二选一选择器。
6.如权利要求1所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路，其特征在于所述滤波整形输出电路包括PMOS管M4、NMOS管M5、电容C2、施密特触发器和反相器，所述PMOS管M4的栅极和NMOS管M5的栅极均与VCMP相连，PMOS管M4的漏极和NMOS 管M5的漏极相连，节点为VCHG，电容C2连接在VCHG和地VSS之间；所述施密特触发器的输入端与VCHG相连，输出端与所述反相器的输入端相连，反相器的输出端连接PORBJL
7.如权利要求6所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路，其特征在于所述滤波整形输出电路还包括恒流源Il和12，所述PMOS管M4的源极通过恒流源Il与VDD_H相连，所述NMOS管M5的源极通过恒流源12与地VSS相连，所述施密特触发器通过VDD_H和地VSS供电。
8.如权利要求6所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路，其特征在于所述滤波整形输出电路还包括两个电阻，所述PMOS管M4的源极通过一个电阻与 VDD_H相连，所述NMOS管M5的源极通过另一个电阻与地VSS相连，所述施密特触发器通过 VDD_H和地VSS供电。
9.如权利要求1所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路，其特征在于所述电平转换器包括PMOS管M1、NM0S管M2 M3和电阻R5，所述PMOS管Ml的栅极和NMOS管M2的栅极均与P0RB_H相连，PMOS管Ml的漏极和NMOS管M2的漏极相连， 再连接到NMOS管M3的栅极，NMOS管M3的漏极与电阻R5的一端相连，节点为上电复位信号 P0RB_L。
10.如权利要求9所述的通过芯片内部稳压器供电的数字集成电路的上电复位电路， 其特征在于所述PMOS管Ml的源极与VDD_H相连，NMOS管M2 M3的源极均接地VSS，电阻R5的另一端与VDD_L相连。
全文摘要
本发明公开了一种通过芯片内部稳压器供电的数字集成电路的上电复位电路，包括基准源发生器、稳压器、数字内核、均与VDD_H相连的迟滞采样电压比较器、滤波整形输出电路和电平转换器，基准源发生器通过VDD_H产生VREF给稳压器，稳压器通过VDD_H产生与VREF成比例的VDD_L给数字内核；迟滞采样电压比较器输入连VREF、VDD_L和PORB_H，输出连VCMP；滤波整形输出电路输入连VCMP，输出连PORB_H；电平转换器输入连PORB_H，输出连PORB_L，PORB_L输入数字内核。本发明对VDD_H和VDD_L的上电速度或斜率均不敏感，能精确设定上电复位结束时VDD_L的电压。
文档编号H03K17/22GK102291109SQ20111009579
公开日2011年12月21日 申请日期2011年4月18日 优先权日2011年4月18日
发明者秦大威 申请人:烽火通信科技股份有限公司