专利名称：并串数据转换电路及并串数据转换系统的制作方法
技术领域：
本发明涉及一种数据转换电路及数据转换系统，尤指一种结构简单且具有交点下移功能的并串数据转换电路及并串数据转换系统。
背景技术：
并串数据转换电路用于将两位的并行数据转换为一位的串行数据。图1为传统的并串数据转换电路，Al与Bl为并行的两位数据，Al与A1_N互为差分信号，Bl与BI_N互为差分信号，CLK与CLKN为采样时钟信号且彼此反相。A_0UT与B_0UT 为串行输出信号。由于A_0UT与B_0UT的交点不易控制，当充电太快，而放电太慢时，A_0UT 与B_0UT的交点过高，会在驱动下一级时，在下一级的输出产生过冲。因此，想要解决此问题，需把并串数据转换电路的输出信号的交点下移，从而消除下一级输出信号的过冲现象。
发明内容
鉴于以上内容，有必要提供一种结构简单且具有交点下移功能的并串数据转换电路及并串数据转换系统。一种并串数据转换电路，用于将并行数据转换为串行数据，所述并串数据转换电路包括一电流源、一与所述电流源相连的时钟输入子电路及一与所述时钟输入子电路相连的并行数据输入子电路，所述时钟输入子电路包括一第一时钟信号端及一第二时钟信号端，所述第一时钟信号端输入的时钟与所述第二时钟信号端输入的时钟互为反相时钟，所述并串数据转换电路还包括一与所述并行数据输入子电路相连的串行数据输出控制子电路及一与所述时钟输入子电路及所述串行数据输出控制子电路相连的时钟控制子电路，所述时钟控制子电路包括一第一开关元件、一第二开关元件、一第三开关元件及一第四开关元件，所述第一开关元件与所述第三开关元件由所述第二时钟信号端控制，所述第二开关元件与所述第四开关元件由所述第一时钟信号端控制，所述串行数据输出控制子电路包括用于加快输出信号下降沿翻转的一第五开关元件、一第六开关元件、用于限制输出信号幅度的一第七开关元件及一第八开关元件。一种并串数据转换系统，用于将并行数据转换为串行数据，所述并串数据转换系统包括一电流源、一与所述电流源相连的时钟输入子电路及一与所述时钟输入子电路相连的并行数据输入子电路，所述并串数据转换系统还包括一与所述并行数据输入子电路相连的串行数据输出控制子电路及一与所述时钟输入子电路及所述串行数据输出控制子电路相连的时钟控制子电路，所述时钟输入子电路输入一对采样时钟信号，所述并行数据输入子电路输入两位并行数据，所述时钟控制子电路通过调节所述串行数据输出控制子电路输出信号的上升下降时间来调节输出信号的交点电压，所述串行数据输出控制子电路输出调节后的一位串行数据。相对现有技术，本发明并串数据转换电路及并串数据转换系统结构简单，可以抑制下一级输出的过冲，还可以有效抑制来自电源的干扰，几乎不产生噪声，同时采用差分结构，可以抑制共模噪声，具有高的电源抑制比和共模抑制比。
图1为现有的并串数据转换电路的电路图。图2为本发明并串数据转换系统较佳实施方式的系统框图。图3为本发明并串数据转换电路较佳实施方式的电路图。
具体实施例方式请参阅图2与图3，本发明并串数据转换电路及并串数据转换系统较佳实施方式包括一电流源I、一与该电流源I相连的时钟输入子电路、一与该时钟输入子电路相连的并行数据输入子电路、一与该并行数据输入子电路相连的串行数据输出控制子电路及一与该时钟输入子电路及该串行数据输出控制子电路相连的时钟控制子电路。在本发明并串数据转换电路较佳实施方式中，该时钟输入子电路包括一第一时钟信号端CLK、一与该第一时钟信号端CLK相连的第一时钟信号开关元件、一第二时钟信号端 CLKN及一与该第二时钟信号端CLKN相连的第二时钟信号开关元件；该并行数据输入子电路包括一第一数据输入端Al、一第二数据输入端Bi、一第三数据输入端A1_N、一第四数据输入端B1_N、一与该第一数据输入端Al相连的第一输入开关元件、一与该第二数据输入端 Bl相连的第二输入开关元件、一与该第三数据输入端A1_N相连的第三输入开关元件及一与该第四数据输入端B1_N相连的第四输入开关元件；该时钟控制子电路包括一与该第一数据输入端Al及该第二时钟信号端CLKN相连的第一开关元件、一与该第二数据输入端Bl 及该第一时钟信号端CLK相连的第二开关元件、一与该第三数据输入端A1_N及该第二时钟信号端CLKN相连的第三开关元件及一与该第四数据输入端B1_N及该第一时钟信号端CLK 相连的第四开关元件；该串行数据输出控制子电路包括一第五开关元件、一第六开关元件、 一第七开关元件、一第八开关元件、一第一电容Cdl、一第二电容Cd2、一第一电阻Rdl、一第二电阻Rd2、一第一数据输出端A_0UT及一第二数据输出端B_0UT。该第一数据输入端Al与该第二数据输入端Bl输入并行的两位数据，该第一数据输入端Al输入的数据与该第三数据输入端A1_N输入的数据互为一对差分信号，该第二数据输入端Bl输入的数据与该第四数据输入端B1_N输入的数据互为一对差分信号，该第一时钟信号端CLK与该第二时钟信号端CLKN输入的采样时钟彼此反相，该第一数据输出端A_ OUT输出一位串行数据，该第二数据输出端B_0UT输出的数据与该第一数据输出端A_0UT输出数据互为一对差分信号。在本实施方式中，该第一时钟信号开关元件为一由该第一时钟信号端CLK控制的场效应管Mclka，该第二时钟信号开关元件为一由该第二时钟信号端CLKN控制的场效应管 Mclkb,该第一输入开关元件为一由该第一数据输入端Al控制的场效应管Mpa，该第二输入开关元件为一由该第三数据输入端A1_N控制的场效应管Mpb，该第三输入开关元件为一由该第二数据输入端Bl控制的场效应管Mpc，该第四输入开关元件为一由该第四数据输入端 B1_N控制的场效应管Mpd，该第一开关元件为一第一场效应管Mdp_l，该第二开关元件为一第二场效应管Mdp_2，该第三开关元件为一第三场效应管Mdm_l，该第四开关元件为一第四场效应管Mdm_2，该第五开关元件为一第五场效应管Mnl，该第六开关元件为一第六场效应管Mn2，该第七开关元件为一第七场效应管Mpl，该第八开关元件为一第八场效应管Mp2。该场效应管Mclka、该场效应管McIWk该场效应管Mpa、该场效应管Mpb、该场效应管Mpc、该场效应管Mpd、该第七场效应管Mpl及该第八场效应管Mp2为P型场效应管(PM0S)，该第一场效应管Mdp_l、该第二场效应管Mdp_2、该第三场效应管Mdm_l、该第四场效应管Mdm_2、该第五场效应管Mnl及该第六场效应管Mn2为N型场效应管(NMOS)。在其他实施方式中，开关元件可根据需要变更为能够实现同样功能的开关元件或电路。本发明并串数据转换电路较佳实施方式的具体电路连接关系如下该第一数据输入端Al与该场效应管Mpa的栅极及该第一场效应管Mdp_l的源级相连，该场效应管Mpa的源级与该场效应管Mpb的源级共同连接该场效应管Mclka的漏极，该场效应管Mpa的漏极、 该场效应管Mpc的漏极、该第五场效应管Mnl的漏极、该第一电容Cdl的一端、该第一电阻 Rdl的一端、该第七场效应管Mpl的源级及该第八场效应管Mp2的栅极共同连接该第一数据输出端A_0UT，该第三数据输入端A1_N与该场效应管Mpb的栅极及该第三场效应管Mdm_l 的源级相连，该场效应管Mpb的漏极、该场效应管Mpd的漏极、该第六场效应管Mn2的漏极、 该第二电容Cd2的一端、该第二电阻Rd2的一端、该第八场效应管Mp2的源级及该第七场效应管Mpl的栅极共同连接该第二数据输出端B_0UT。该第二数据输入端Bl与该场效应管 Mpc的栅极及该第二场效应管Mdp_2的源级相连，该场效应管Mpc的源级与该场效应管Mpd 的源级共同连接该场效应管McllA的漏极，该第四数据输入端B1_N与该场效应管Mpd的栅极及该第四场效应管Mdm_2的源级相连。该第一时钟信号端CLK与该场效应管Mclka的栅极、该第二场效应管Mdp_2的栅极及该第四场效应管Mdm_2的栅极相连，该第二时钟信号端 CLKN与该场效应管Mcllcb的栅极、该第一场效应管Mdp_l的栅极及该第三场效应管Mdm_l 的栅极相连，该场效应管Mclka的源级与该场效应管Mcllcb的源级共同连接该电流源I的一端，该电流源I的另一端与一电源端VCC相连。该第一场效应管Mdp_l的漏极及该第二场效应管Mdp_2的漏极共同连接该第五场效应管Mnl的栅极，该第三场效应管Mdm_l的漏极及该第四场效应管Mdm_2的漏极共同连接该第六场效应管Mn2的栅极。该第五场效应管 Mnl的源级、该第一电容Cdl的另一端、该第一电阻Rdl的另一端、该第七场效应管Mpl的漏极、该第八场效应管Mp2的漏极、该第二电阻Rd2的另一端、该第二电容Cd2的另一端及该第六场效应管Mn2的源级共同连接一接地端GND。其中，图3所示的本发明并串数据转换电路较佳实施方式与图1所示的现有的并串数据转换电路相比，增加了第五场效应管Mnl、第六场效应管Mn2、第七场效应管Mpl、第八场效应管Mp2以及四个受时钟控制的第一场效应管Mdp_l、第二场效应管Mdp_2、第三场效应管Mdm_l及第四场效应管Mdm_2。该第五场效应管Mnl与该第六场效应管Mn2为加快该第一数据输出端A_0UT与该第二数据输出端B_0UT输出信号的下降沿翻转而设定，该第七场效应管Mpl与该第八场效应管Mp2用于限制该第一数据输出端A_0UT与该第二数据输出端B_0UT输出信号的幅度，以抑制码间干扰(ISI)。本发明并串数据转换电路较佳实施方式的的工作原理分析如下 假设该第一电容Cdl与该第二电容Cd2的电容值相等，均为Cd。当该第一时钟信号端CLK输入的时钟信号为低电平，该第二时钟信号端CLKN输入的时钟信号为高电平时，该第一数据输入端Al与该第三数据输入端A1_N输入的数据有效，该第二数据输入端Bl与该第四数据输入端B1_N输入的数据被屏蔽，此时，该第一场效应管Mdp_l与该第三场效应管Mdm_l开启，该第二场效应管Mdp_2与该第四场效应管Mdm_2 关断，该第一数据输出端A_0UT与该第二数据输出端B_0UT分别传输该第一数据输入端Al 与该第三数据输入端A1_N的数据。当该第一数据输入端Al输入的数据为高电平“1”，该第三数据输入端A1_N输入的数据为低电平“0”时，该场效应管Mpb开启，该第六场效应管 Mn2关断，该电流源I的电流全部流过该场效应管Mpb对该第二电容Cd2进行充电，其转换速率为I/Cd ；同时该场效应管Mpa关断，该第五场效应管Mnl开启，该第一电容Cdl通过该第一电阻Rdl与该第五场效应管Mnl放电，其放电电流为Il=IMnl+^dl，其中，IMnl为流过该第五场效应管Mnl的电流，IRdl为流过该第一电阻Rdl的电流，其转换速率为Il/Cd。 可见，可以通过调节电流源I的电流与电流Il来调节该第一数据输出端A_0UT与该第二数据输出端B_0UT输出信号的上升下降时间，从而调节交点电压。同时为了抑制码间干扰，使用该第七场效应管Mpl与该第八场效应管Mp2来限制瞬态电平，以使得不同频率下Vout+、 Vout-达到的高电平保持一致。当该第一时钟信号端CLK输入的时钟信号为高电平，该第二时钟信号端CLKN输入的时钟信号为低电平时，该第二数据输入端Bl与该第四数据输入端B1_N输入的数据有效，该第一数据输入端Al与该第三数据输入端A1_N输入的数据被屏蔽，此时，该第二场效应管Mdp_2与该第四场效应管Mdm_2开启，该第一场效应管Mdp_l与该第三场效应管Mdm_l 关断，该第一数据输出端A_0UT与该第二数据输出端B_0UT分别传输该第二数据输入端Bl 与该第四数据输入端B1_N的数据。当该第二数据输入端Bl输入的数据为高电平“1”，该第四数据输入端B1_N输入的数据为低电平“O”时，该场效应管Mpd开启，该第六场效应管 Mn2关断，该电流源I的电流全部流过该场效应管Mpd对该第二电容Cd2进行充电，其转换速率为I/Cd ；同时该场效应管Mpc关断，该第五场效应管Mnl开启，该第一电容Cdl通过该第一电阻Rdl与该第五场效应管Mnl放电，其放电电流为Il=IMnl+^dl，其中，IMnl为流过该第五场效应管Mnl的电流，IRdl为流过该第一电阻Rdl的电流，其转换速率为Il/Cd。 可见，可以通过调节电流源I的电流与电流Il来调节该第一数据输出端A_0UT与该第二数据输出端B_0UT输出信号的上升下降时间，从而调节交点电压。同时为了抑制码间干扰，使用该第七场效应管Mpl与该第八场效应管Mp2来限制瞬态电平，以使得不同频率下Vout+、 Vout-达到的高电平保持一致。本发明并串数据转换电路及并串数据转换系统结构简单，且在现有的并串数据转换电路中加入了交点下移功能，从而可以抑制下一级输出的过冲，此作用在驱动大电流转换电路时尤为明显；本发明还可以有效抑制来自电源的干扰，几乎不产生噪声，同时采用差分结构，可以抑制共模噪声，具有高的电源抑制比(PSRR)和共模抑制比(CMRR)。
权利要求
1.一种并串数据转换电路，用于将并行数据转换为串行数据，所述并串数据转换电路包括一电流源、一与所述电流源相连的时钟输入子电路及一与所述时钟输入子电路相连的并行数据输入子电路，所述时钟输入子电路包括一第一时钟信号端及一第二时钟信号端， 所述第一时钟信号端输入的时钟与所述第二时钟信号端输入的时钟互为反相时钟，其特征在于所述并串数据转换电路还包括一与所述并行数据输入子电路相连的串行数据输出控制子电路及一与所述时钟输入子电路及所述串行数据输出控制子电路相连的时钟控制子电路，所述时钟控制子电路包括一第一开关元件、一第二开关元件、一第三开关元件及一第四开关元件，所述第一开关元件与所述第三开关元件由所述第二时钟信号端控制，所述第二开关元件与所述第四开关元件由所述第一时钟信号端控制，所述串行数据输出控制子电路包括用于加快输出信号下降沿翻转的一第五开关元件、一第六开关元件、用于限制输出信号幅度的一第七开关元件及一第八开关元件。
2.如权利要求1所述的并串数据转换电路，其特征在于所述时钟输入子电路还包括一与所述第一时钟信号端相连的第一时钟信号开关元件及一与所述第二时钟信号端相连的第二时钟信号开关元件，所述并行数据输入子电路包括一第一数据输入端、一第二数据输入端、一第三数据输入端、一第四数据输入端、一与所述第一数据输入端相连的第一输入开关元件、一与所述第二数据输入端相连的第二输入开关元件、一与所述第三数据输入端相连的第三输入开关元件及一与所述第四数据输入端相连的第四输入开关元件，所述第一开关元件与所述第一数据输入端及所述第二时钟信号端相连，所述第二开关元件与所述第二数据输入端及所述第一时钟信号端相连，所述第三开关元件与所述第三数据输入端及所述第二时钟信号端相连，所述第四开关元件与所述第四数据输入端及所述第一时钟信号端相连，所述串行数据输出控制子电路还包括一第一电容、一第二电容、一第一电阻、一第二电阻、一第一数据输出端及一第二数据输出端。
3.如权利要求2所述的并串数据转换电路，其特征在于所述第一数据输入端与所述第二数据输入端输入并行的两位数据，所述第一数据输入端与所述第三数据输入端输入的数据互为一对差分信号，所述第二数据输入端与所述第四数据输入端输入的数据互为一对差分信号，所述第一数据输出端与所述第二数据输出端输出一位串行数据，所述第一时钟信号开关元件为一场效应管Mclka，所述第二时钟信号开关元件为一场效应管Mcllcb，所述第一输入开关元件为一场效应管Mpa，所述第二输入开关元件为一场效应管Mpb，所述第三输入开关元件为一场效应管Mpc，所述第四输入开关元件为一场效应管Mpd，所述第一开关元件为一第一场效应管Mdp_l，所述第二开关元件为一第二场效应管Mdp_2，所述第三开关元件为一第三场效应管Mdm_l，所述第四开关元件为一第四场效应管Mdm_2，所述第五开关元件为一第五场效应管Mnl，所述第六开关元件为一第六场效应管Mn2，所述第七开关元件为一第七场效应管Mpl，所述第八开关元件为一第八场效应管Mp2。
4.如权利要求3所述的并串数据转换电路，其特征在于所述第一数据输入端与所述场效应管Mpa的栅极及所述第一场效应管Mdp_l的源级相连，所述场效应管Mpa的源级与所述场效应管Mpb的源级共同连接所述场效应管Mclka的漏极，所述场效应管Mpa的漏极、 所述场效应管Mpc的漏极、所述第五场效应管Mnl的漏极、所述第一电容的一端、所述第一电阻的一端、所述第七场效应管Mpl的源级及所述第八场效应管Mp2的栅极共同连接所述第一数据输出端。
5.如权利要求4所述的并串数据转换电路，其特征在于所述所述第三数据输入端与所述场效应管Mpb的栅极及所述第三场效应管Mdm_l的源级相连，所述场效应管Mpb的漏极、所述场效应管Mpd的漏极、所述第六场效应管Mn2的漏极、所述第二电容的一端、所述第二电阻的一端、所述第八场效应管Mp2的源级及所述第七场效应管Mpl的栅极共同连接所述第二数据输出端。
6.如权利要求5所述的并串数据转换电路，其特征在于所述第二数据输入端与所述场效应管Mpc的栅极及所述第二场效应管Mdp_2的源级相连，所述场效应管Mpc的源级与所述场效应管Mpd的源级共同连接所述场效应管Mcllcb的漏极，所述第四数据输入端B1_N 与所述场效应管Mpd的栅极及所述第四场效应管Mdm_2的源级相连。
7.如权利要求6所述的并串数据转换电路，其特征在于所述第一时钟信号端与所述场效应管Mclka的栅极、所述第二场效应管Mdp_2的栅极及所述第四场效应管Mdm_2的栅极相连，所述第二时钟信号端与所述场效应管Mcllcb的栅极、所述第一场效应管Mdp_l的栅极及所述第三场效应管Mdm_l的栅极相连，所述场效应管Mclka的源级与所述场效应管 Mclkb的源级共同连接所述电流源的一端，所述电流源的另一端与一电源端相连。
8.如权利要求7所述的并串数据转换电路，其特征在于所述第一场效应管Mdp_l的漏极及所述第二场效应管Mdp_2的漏极共同连接所述第五场效应管Mnl的栅极，所述第三场效应管Mdm_l的漏极及所述第四场效应管Mdm_2的漏极共同连接所述第六场效应管Mn2 的栅极，所述第五场效应管Mnl的源级、所述第一电容的另一端、所述第一电阻的另一端、 所述第七场效应管Mpl的漏极、所述第八场效应管Mp2的漏极、所述第二电阻的另一端、所述第二电容的另一端及所述第六场效应管Mn2的源级共同连接一接地端。
9.一种并串数据转换系统，用于将并行数据转换为串行数据，所述并串数据转换系统包括一电流源、一与所述电流源相连的时钟输入子电路及一与所述时钟输入子电路相连的并行数据输入子电路，其特征在于所述并串数据转换系统还包括一与所述并行数据输入子电路相连的串行数据输出控制子电路及一与所述时钟输入子电路及所述串行数据输出控制子电路相连的时钟控制子电路，所述时钟输入子电路输入一对采样时钟信号，所述并行数据输入子电路输入两位并行数据，所述时钟控制子电路通过调节所述串行数据输出控制子电路输出信号的上升下降时间来调节输出信号的交点电压，所述串行数据输出控制子电路输出调节后的一位串行数据。
10.10.如权利要求9所述的并串数据转换系统，其特征在于所述时钟输入子电路包括一第一时钟信号端及一第二时钟信号端，所述第一时钟信号端输入的时钟信号与所述第二时钟信号端输入的时钟信号互为反相时钟信号，所述时钟控制子电路包括一第一开关元件、一第二开关元件、一第三开关元件及一第四开关元件，所述第一开关元件与所述第三开关元件由所述第二时钟信号端控制，所述第二开关元件与所述第四开关元件由所述第一时钟信号端控制，所述串行数据输出控制子电路包括用于加快输出信号下降沿翻转的一第五开关元件、一第六开关元件、用于限制输出信号幅度的一第七开关元件及一第八开关元件。
全文摘要
一种并串数据转换电路，包括一电流源、一时钟输入子电路及一并行数据输入子电路，时钟输入子电路包括一第一时钟信号端及一第二时钟信号端，第一时钟信号端与第二时钟信号端输入时钟互为反相时钟，并串数据转换电路还包括一时钟控制子电路及一串行数据输出控制子电路，时钟控制子电路包括一第一开关元件、一第二开关元件、一第三开关元件及一第四开关元件，第一与第三开关元件由第二时钟信号端控制，第二与第四开关元件由第一时钟信号端控制，串行数据输出控制子电路包括加快输出信号下降沿翻转的一第五开关元件、一第六开关元件、限制输出信号幅度的一第七开关元件及一第八开关元件。本发明还提供一种并串数据转换系统。本发明可以抑制过冲。
文档编号H03M9/00GK102315852SQ20111011228
公开日2012年1月11日 申请日期2011年5月3日 优先权日2011年5月3日
发明者范方平 申请人:四川和芯微电子股份有限公司