专利名称：用于模/数转换的电路的制作方法
技术领域：
本发明关于一种用于模/数转换的电路。
背景技术：
从西法特(Seifart)的“模拟电路(Analog Circuits) ”第568到575页，已知一种Δ-Σ模/数转换器。模/数转换器也称作AD转换器(ADC)。举例来说，八-[模/数转换器具有模拟调制器及数字(低通)滤波器/抽选器且(举例来说)在PCM输出处放出具有所需字宽度的数字数据。从EP 1993212 Bl已知一种用于将模拟d. c.电压信号转换成数字信号的转换器装置。提供用于放出第一振荡器信号及第二振荡器信号的振荡器装置，其中所述第一振荡器信号及所述第二振荡器信号在相位上彼此固定且以相同频率从参考信号产生。连接到所述振荡器装置的是呈模拟混频器形式的模拟频率转换器。所述频率转换器经设计以借助所述第一振荡器信号将所述模拟d. c.电压信号转换成具有第一中心频率的第一频谱区中的经转换信号。所述转换器装置具有用于将所述经转换信号转换成经转换数字信号的模/数转换器。所述转换器装置具有连接到所述振荡器装置的用于借助所述第二振荡器信号将所述经转换数字信号转换到具有第二中心频率的第二频谱区中的频率转换器，以便获得所述数字信号。从R.安卓卡(R. Andraka)的“对基于FPGA的计算机的CORDIC算法的研究(A survey of CORDIC algorithms for FPGA based computers) ”(美国加利福尼亚州蒙特雷 FPGA 98，1998)已知CORDIC算法及可能的硬件实施方案-举例来说，用于产生正弦函数或余弦函数的值。
发明内容
本发明所基于的问题是尽可能多地改善用于模/数转换的电路。通过具有独立的权利要求1的特征的电路解决此问题。有利的修改是依附权利要求的目标且包含于说明书中。因此，提供用于模/数转换的电路。所述电路具有第一模拟混频器，所述第一模拟混频器经设计以将第一模拟信号与第一振荡器信号混频。所述第一振荡器信号具有第一频率。所述电路具有第二模拟混频器，所述第二模拟混频器经设计以将第二模拟信号与第二振荡器信号混频。所述第二振荡器信号具有第二频率。所述第一频率与所述第二频率不同。 所述第一混频器及所述第二混频器优选地配置为被动混频器。所述电路具有用于将模拟和信号转换成数字信号的模/数转换器。所述模/数转换器可通过具有用于经混频信号的转换的必需带宽的方法工作。优选地，所述模/数转换器为Δ-Σ模/数转换器。所述模拟和信号使第一模拟混频器的第一模拟输出信号作为第一被加数且使第二模拟混频器的第二模拟输出信号作为第二被加数。所述电路具有用于放出第一振荡器信号及第二振荡器信号的控制装置。对于此放出，所述控制装置连接到所述第一混频器及所述第二混频器。举例来说，所述第一振荡器信号及所述第二振荡器信号被放出为差分信号。所述控制装置经设计以放出第一正弦函数的第一数字值，由时钟信号计时。所述第一正弦函数具有所述第一频率。所述控制装置经设计以放出第二正弦函数的第二数字值，由时钟信号计时。所述第二正弦函数具有所述第二频率。优选地，借助所述第一振荡器信号实施振幅调制且同样通过所述第二振荡器信号实施振幅调制。所述电路具有数字乘法器，所述数字乘法器的第一输入连接到所述模/数转换器的输出且其第二输入连接到所述控制装置的输出。所述数字乘法器经设计以将所述数字信号与所述第一正弦函数的所述第一数字值相乘且在时间上偏移地将所述数字信号与所述第二正弦函数的所述第二数字值相乘。所述数字乘法器、所述模/数转换及所述控制装置经互连，使得所述第一值与所述数字信号的相乘及所述第二值与所述数字信号的相乘借助非常相同的乘法器发生。所述控制装置经设计以在所述第一数字值之间在时间上偏移所述时钟信号的至少一个时钟周期地放出所述第二数字值。举例来说，交替地放出所述第一数字值与所述第二数字值，即，在时间上分离。另一方面，不同时放出所述第一数字值与所述第二数字值。所述电路具有第一寄存器及第二寄存器，其均连接到数字乘法器的输出。所述控制装置经设计以通过借助第一控制信号控制所述第一寄存器而将所述数字信号与所述第一数字值相乘的结果置于所述第一寄存器中。此外，所述控制装置经设计以通过借助第二控制信号控制所述第二寄存器而将所述数字信号与所述第二数字值相乘的结果置于所述第二寄存器中。通过本发明的一个具体实施例，如图4中所表示，实现仅需要单个模/数转换器的益处。同样，仅需要少量模/数转换器，使得可通过一个且相同的乘法器评估多个输入模拟信号。因此，借助此布置，显著减小电路的所需芯片表面。此外，模/数转换器的数目及数字乘法器的数目独立于被转换的模拟信号的数目，使得可将电路扩展到几乎任一给定模拟信号数目，又可仅以稍微的延迟放出被转换的相应模拟信号的每一数字值。根据一个有利实施例，所述控制装置经设计以在时间上同步地放出第一值与第一控制信号。优选地，所述控制装置同样经设计以在时间上同时放出第二值与第二控制信号。在一个优选实施例中，所述电路具有用于放入第一模拟输入信号的第一模拟输入及用于放入第二模拟输入信号的第二模拟输入。优选地，所述电路具有第一输入电路，所述第一输入电路连接到所述第一模拟输入以从所述第一模拟输入信号形成所述第一模拟信号。优选地，所述电路具有第二输入电路，所述第二输入电路连接到所述第二模拟输入以从所述第二模拟输入信号形成所述第二模拟信号。在尤其简单的配置中，每一输入电路具有阻抗匹配及/或保护电路，例如ESD保护电路。在一个优选配置中，每一输入电路具有滤波器及/或电压/电流转换器及/或电流/电压转换器。根据一个有利修改，所述电路具有第三模拟混频器，所述第三模拟混频器经设计以将第三模拟信号与第三振荡器信号混频。所述第三振荡器信号同样具有所述第一频率。 所述第三振荡器信号相对于所述第一振荡器信号相移90°。如果所述第一振荡器信号称为相内信号，那么所述第三振荡器信号可称为对应正交相位移信号。根据一个有利修改，所述电路具有第四模拟混频器，所述第四模拟混频器经设计以将第四模拟信号与第四振荡器信号混频。所述第四振荡器信号同样具有所述第二频率。 所述第四振荡器信号相对于所述第二振荡器信号相移90°。同样加上所述第三混频器与所述第四混频器的模拟输出信号。因此，和信号也使所述第三混频器的所述第三输出信号作为第三被加数且使所述第四混频器的所述第四输出信号作为第四被加数。在一个尤其有利的修改中，所述控制装置经设计以按时钟节律放出第一余弦函数的第三值。此处所述第一余弦函数具有所述第一频率。此外，所述控制装置经设计以按时钟节律放出第二余弦函数的第四值。所述第二余弦函数具有所述第二频率。根据第一优选修改变化形式，所述控制装置经设计以在所述第一值与所述第二值之间在时间上偏移至少一个时钟周期地放出所述第三值及所述第四值。举例来说，以第一时钟脉冲放出所述第一值中的一者，以下一时钟脉冲放出所述第三值中的一者，以下一时钟脉冲放出所述第二值中的一者，且以其之后的时钟脉冲放出所述第四值中的一者。优选地，所述数字乘法器经设计以将所述数字信号与所述第一余弦函数的所述第三值及所述第二余弦函数的所述第四值相乘。 在此第一修改变化形式中，所述控制装置经设计以通过借助第三控制信号控制所述第三寄存器而将与所述第三值相乘的结果置于所述第三寄存器中且通过借助第四控制信号控制所述第四寄存器而将与所述第四值相乘的结果置于所述第四寄存器中。在第二修改变化形式中，所述控制装置经设计以通过所述时钟信号在时间上与所述第一值同步地放出第一余弦函数的第三值。所述第一余弦函数具有所述第一频率。根据此修改变化形式，所述控制装置经设计以通过所述时钟信号在时间上与所述第二值同步地放出第二余弦函数的第四值。所述第二余弦函数具有所述第二频率。优选地，所述电路具有另一数字乘法器，所述另一数字乘法器的第一输入连接到所述模/数转换器的输出且其第二输入连接到所述控制装置的另一输出。所述乘法器优选地经钩住以将所述数字信号与所述第一余弦函数的第三值及所述第二余弦函数的第四值相乘，以便用同一额外乘法器进行所述数字信号与所述第三值的相乘及所述数字信号与所述第四值的相乘。在一个有利修改中，所述电路具有第三寄存器及第四寄存器。所述控制装置优选地经设计以通过借助第三控制信号控制所述第三寄存器而将所述数字信号与所述第三值相乘的结果置于所述第三寄存器中。此外，所述控制装置优选地经设计以通过借助第四控制信号控制所述第四寄存器而将所述数字信号与所述第四值相乘的结果置于所述第四寄存器中。根据一个优选修改，所述控制装置经设计以用于所述第一振荡器信号相对于所述第一值及/或所述第二振荡器信号相对于所述第二值及/或所述第三振荡器信号相对于所述第三值及/或所述第四振荡器信号相对于所述第四值的经时间延迟的输出或相位旋转。根据另一优选修改，所述控制装置经设计以用于所述第一值相对于所述第一振荡器信号及/或所述第二值相对于所述第二振荡器信号及/或所述第三值相对于所述第三振荡器信号及/或所述第四值相对于所述第四振荡器信号的经时间延迟的输出或相位旋转。 通过调整输出的延迟或相位旋转，特定来说，可通过模/数转换器使信号延迟相等。举例来说，直接由所述控制装置以经旋转相位产生所述值或振荡器信号。还可能的是，所述控制装置具有用于所述第一振荡器信号及/或所述第二振荡器信号及/或所述第三振荡器信号及/或所述第四振荡器信号及/或所述第一值及/或所述第二值及/或所述第三值及/或所述第四值的输出的可调整时间延迟的可调整延迟装置。在另一有利修改中，所述控制装置具有用于放出所述第一值及/或所述第二值及 /或所述第三值及/或所述第四值及/或所述第一振荡器信号及/或所述第二振荡器信号及/或所述第三振荡器信号及/或所述第四振荡器信号的产生器装置，其尤其具有CORDIC 算法。所述产生器装置优选地经设计以产生具有经调整相位旋转的值及振荡器信号。在所述模/数转换的一个优选应用中，所述电路具有连接以钩住电池单元。特定来说，所述电池单元串联连接，且所述电路监视每一个别电池单元的每一单元电位。可用图 2的电路实现对所有单元电位的几乎不延迟的监视。上文所描述的修改变化形式个别地及以组合形式两者尤其有利。可将所有修改变化形式彼此组合。在各图的范例实施例的说明书中论述一些可能的组合。然而，那里所描绘的修改变化形式的组合的这些选项并非总结性的。
在下文中，使用图表通过范例实施例更严密地解释本发明。图式中展示有图1是第一范例实施例的示意图，图2是第二范例实施例的示意图，图3是第二范例实施例的示意图，图4是第三范例实施例的示意图，图5是第三范例实施例的示意图。
具体实施例方式图1将简单的范例实施例展示为框图。电路1具有Δ- Σ数字转换器30，其经设计以将模拟和信号Sa转换成数字信号&且在输出39处呈现其。电路1具有第一模拟混频器21及第二模拟混频器22。第一模拟混频器21经设计以将第一模拟信号I1与第一振荡器信号LO11混频。第一振荡器信号LO11具有第一频率f\。第二模拟混频器22经设计以将第二模拟信号I2与第二振荡器信号LO12混频。第二振荡器信号LO12具有第二频率f2。第一频率与第二频率f2不同。举例来说，第一频率 f!与第二频率f2相差IOkHz。所述电路经设计以将第一模拟混频器21的第一模拟输出信号F1与第二模拟混频器22的第二模拟输出信号F2相加且形成和信号Sao举例来说，电路1具有用于求和的模拟电压加法器或用于作为输出信号Fp F2的模拟电流的求和的节点。Σ模/数转换器 30经设计以将和信号Sa转换成数字信号4。数字信号&含有输入模拟信号Ii、I2两者的信息，其再次借助数字乘法器50及控制装置40分离到两个寄存器61及62中。控制装置40经设计以将第一振荡器信号LO11放出到第一混频器21且将第二振荡器信号LO12放出到第二混频器22。同样，控制装置40经设计以将具有第一频率的第一正弦函数的第一数字值及具有第二频率&的第二正弦函数的第二数字值)(2(0放出到数字乘法器50的输入59。第一数字值& (t)及第二数字值\ (t)在控制装置40的输出49处的输出由时钟信号CLK计时，如针对图3中的实例所展示。对于数字信号&与第一值 X1⑴及第二值\⑴的相乘，数字乘法器50的第一输入58连接到Δ - Σ模/数转换器30 的输出39。为分离数字信号4中的数字信息，控制装置40经设计以在第一值之间的时间上偏移地放出第二值)(2(t)。因此，不在相同(时钟)时间放出第二值)(2(0与第一值& (t)。控制装置40经设计以偏移时钟信号CLK的至少一个时钟周期Tm地放出第二值 X2ω及第一值&α)，如(举例来说)图3中示意性地展示。第一寄存器61由控制装置40借助与第一值的输出同步的第一控制信号eni 驱动。第一值中的每一者的相乘结果被置于第一寄存器61中。第二寄存器62由控制装置40借助第二控制信号en2与第二值)(2(0的输出同步地驱动。第二值)(2(t)中的每一者的相乘结果被置于第二寄存器62中。图2展示用于八个电池单元Cl、C2、C3、C4、C5、C6、C7、C8的八个电位U” U2、U3>
U4、U5、U6、U7、U8的模/数转换的电路1的范例实施例。电路1具有用于输入第一模拟输入信号U1的第一模拟输入11，第一输入信号U1对应于第一电池单元Cl的第一单元电位U1O电路1具有用于输入第二模拟输入信号U2的第二模拟输入12，第二输入信号U2对应于第二电池单元C2的第二单元电位U2。此外，电路1 具有用于输入第三模拟输入信号U3的第三模拟输入13，第三输入信号U3对应于第三电池单元C3的第三单元电位U30此外，电路1具有用于输入第四模拟输入信号U4的第四模拟输入14，第四输入信号U4对应于第四电池单元C4的第四单元电位U4。此外，图2展示单元电位U5、U6、U7、U8的模拟输入15、16、17、18。或者，电路1可经配置以用于更大或更小数目个模拟输入。在图2的范例实施例中，每一模拟输入11、12、 13、14、15、16、17、18 串联连接到模拟低通滤波器 71-1、71-2、71-3、71-4、71-5、71-6、71_7、 71-8以滤波掉干扰信号。每一模拟低通滤波器71-1、71-2、71-3、71-4、71-5、71-6、71-7、 71-8串联连接到模拟电压/电流转换器72-1、72-2、72-3、72-4、72-5、72-6、72-7、72-8。电压/电流转换器72-1、72-2、72-3、72-4、72-5、72-6、72-7、72-8经设计以将相应模拟低通滤波器71-1、71-2、71-3、71-4、71-5、71-6、71-7、71-8的输出处的经滤波电压转换成成比例电流 I” 12、13、14、15、16、17、I8 (作为模拟信号 I” 12、13、14、15、16、17、I8)。电路1具有第一模拟混频器21，其跨越低通滤波器71-1及电压/电流转换器72_1 连接到第一模拟输入11。第一混频器21经设计以将第一模拟信号I1与第一振荡器信号 LO11混频。第一模拟信号I1为第一电压/电流转换器72-1的第一输出电流Ip第一振荡器信号LO11具有第一频率，例如100kHz。第一模拟混频器21意指经设计以借助第一振荡器信号LO11将第一模拟信号I1转换成具有第一中心频率的第一频谱区中的第一经转换信号F1的任一模拟频率转换器。电路1具有第二模拟混频器22，其跨越低通滤波器71-2及电压/电流转换器72_2 连接到第二模拟输入12。第二混频器22经设计以将第二模拟信号I2与第二振荡器信号 LO12混频。第二模拟信号I2为第二电压/电流转换器72-2的第二输出电流12。第二振荡器信号LO12具有第二频率f2，例如1 IOkHz。第二模拟混频器22意指经设计以借助第二振荡器信号LO12将第二模拟信号I2转换成具有第二中心频率的第二频谱区中的第二经转换信号F2的任一模拟频率转换器。
电路1具有第三模拟混频器23，其跨越低通滤波器71-3及电压/电流转换器72_3 连接到第三模拟输入13。第三混频器23经设计以将第三模拟信号I3与第三振荡器信号 LOffl混频。第三模拟信号I3为第三电压/电流转换器73-2的第三输出电流13。第三振荡器信号LOqi具有第一频率且相对于第一振荡器信号LO11 (相内信号)相移90° (正交相位移信号)。第三模拟混频器23意指经设计以借助第三振荡器信号LOqi将第三模拟信号 I3转换成具有第一中心频率的第一频谱区中的第三经转换信号F3的任一模拟频率转换器。 第一振荡器信号LO11及第三振荡器信号LOffl可为(举例来说)相对于彼此相移90°的具有第一频率的方波信号。电路1具有第四模拟混频器M，其跨越低通滤波器71-4及电压/电流转换器72-4 连接到第四模拟输入14。第四混频器M经设计以将第四模拟信号I4与第四振荡器信号 LOq2混频。第四模拟信号I4为第四电压/电流转换器74-2的第四输出电流14。第四振荡器信号LOq2具有第二频率f2且相对于第二振荡器信号LO12 (相内信号)相移90° (正交相位移信号)。第四模拟混频器M意指经设计以借助第四振荡器信号LOq2将第四模拟信号 I4转换成具有第二中心频率的第二频谱区中的第四经转换信号F4的任一模拟频率转换器。 第二振荡器信号LO12及第四振荡器信号LOq2可为(举例来说)相对于彼此相移90°的具有第二频率f2的方波信号。图2的电路1具有用于借助具有第三频率f3(例如，120kHz)的第五振荡器信号 LO13将第五模拟信号I5转换成第五经转换信号F5的第五混频器25及用于借助具有第三频率f3的第七振荡器信号LOq3将第七模拟信号I7转换成第七经转换信号F7的第七混频器 27。此处，第五振荡器信号LO13与第七振荡器信号LOq3相对于彼此相移90°。图2的电路1具有用于借助具有第四频率f4(例如，130kHz)的第六振荡器信号 LO14将第六模拟信号I6转换成第六经转换信号F6的第六混频器沈及用于借助具有第四频率f4的第八振荡器信号LOq4将第八模拟信号I8转换成第八经转换信号F8的第八混频器观。此处，第六振荡器信号LO14与第八振荡器信号LOq4相对于彼此相移90°。第一频率、第二频率f2、第三频率f3及第四频率f4全部彼此不同。在图2的范例实施例中，经转换信号F1、F2、F3、F4、F5、F6、F7、F8为在节点四中添加的电流。或者，也可借助模拟加法器(未展示)添加电压。在图2的范例实施例中，模拟混频器21、22、23、对、25、洸、27J8配置为被动混频器。举例来说，每一模拟混频器21、22、 23、24、25、26、27、观具有四个场效晶体管，其由相应振荡器信号L0n、L0Q1、LO12, L0Q2、L0I3、 L0Q3、L0I4、LOq4开关。优选地，混频器21、22、23、M、25J6、27J8经配置以用于差分输出信号？1、&、&、？4、&、？6、&、？8(图 2 中未展示)。图2的电路具有用于将模拟和信号Sa转换成数字信号&的Δ - Σ模/数转换器 30。通过节点四对电流Fl到F8的求和，模拟和信号Sa使模拟混频器21、22、23、24、25、26、 27、观的所有输出信号Fl到F8作为被加数。优选地，Δ - Σ模/数转换器30的输入在配置上为差分的。就Δ-Σ模/数转换器30本身来说是熟悉的且其具有(举例来说)调制器及滤波器/抽选器(图2中未展示)。Δ - Σ模/数转换器30经配置(举例来说)以用于100倍过取样。在Δ - Σ模/数转换器30的输出39处放出数字信号&，其具有必需精度所要求的字宽度，比如说16位。图2的电路1具有控制装置40，控制装置40由时钟产生器90以时钟信号CLK计时。控制装置40具有用于放出振荡器信号LO11、LOqi、LO12、LOq2、LO13、LOq3、LO14、LOq4的八个输出46，其连接到混频器21、22、23、24、25、26、27、28。控制装置40经设计以在时间上通过时钟信号CLK在输出49处放出具有第一频率 &的第一正弦函数的第一数字值&(t)。第一正弦函数X1 (t) = sin (2 π f^ (t*^ (CLK) (1)对于图2的范例实施例成立，其中N1(CLK)为一系列四个时钟脉冲中的每一第一时钟脉冲。第一正弦函数属于第一振荡器信号LO11,其具有相同第一频率且经形成而锁相到第一振荡器信号LO11。此外，控制装置40经设计以在时间上通过时钟信号CLK在输出49处放出具有第二频率f2的第二正弦函数的第二数字值\ (t)。第二正弦函数X2 (t) = sin (2 π f2* (t*N2 (CLK)) (2)对于图2的范例实施例成立，其中R(CLK)为一系列四个时钟脉冲中的每一第二时钟脉冲。第二正弦函数)(2(t)属于第二振荡器信号LO12,其具有相同第二频率f2，且经形成而锁相到第二振荡器信号loI2。控制装置40经设计以在时间上通过时钟信号CLK在输出48处放出具有第一频率的第一余弦函数的第三数字值)(3(0。第一余弦函数X3 (t) = cos (2 π AMWN1(CLK)) (3)对于图2的范例实施例成立，其中N1(CLK)为一系列四个时钟脉冲中的每一第一时钟脉冲。第一余弦函数属于第三振荡器信号L0Q1，其具有相同第一频率且经形成而锁相到第三振荡器信号loq1。以与第一数字值&(t)相同的时钟脉冲放出第三数字值 X3(t)。控制装置40经设计以在时间上通过时钟信号CLK在输出48处放出具有第二频率 f2的第二余弦函数的第四数字值)(4(0。第二余弦函数X4 (t) = cos (2 π f2* (t*N2 (CLK)) (4)对于图2的范例实施例成立，其中R(CLK)为一系列四个时钟脉冲中的每一第二时钟脉冲。第二余弦函数)(2(t)属于第四振荡器信号L0Q2，其具有相同第二频率f2，且经形成而锁相到第四振荡器信号loQ2。以与第二数字值)(2(0相同的时钟脉冲放出第四数字值 X4(I)。在图2的范例实施例中，控制装置40此外经设计以在时间上通过时钟信号(CLK) 在输出49处放出分别属于第五振荡器信号LO13及第七振荡器信号LO14的正弦函数X5 (t) R X7 (t)的值，且此外在时间上通过时钟信号(CLK)在输出48处放出分别属于第六振荡器信号LOq3及第八振荡器信号LOq4的余弦函数X6 (t)及)(8(t)的值。所放出的值展示于图3中的图表中作为时间t的函数。在所述图表的上部部分中， 展示时钟信号CLK。在时钟信号CLK下面的是具有频率Π的第一正弦函数的第一值及第一余弦函数的第三值)(3(0的曲线，所述值由十字叉表示。在第一及第三值&α)、)(3α) 下面展示具有频率f2的第二正弦函数的第二值 α)及第二余弦函数的第四值 α)的曲线，所述值由十字叉表示。图2的控制装置40经设计以在时间上于第一数字值& (t)之间放出第二数字值 x2(t)0第二值)(2(t)是在第一值之后在时间上偏移时钟信号CLK的时钟周期Tm地放出。第五值 α)及第六值 α)同样是在第一数字值之间放出。值到)(8(0 以时钟周期Tm成对地放出，以一时间间隔连续地彼此跟随，如图3中示意性地展示。图2的电路1具有第一数字乘法器50及第二数字乘法器51。第一数字乘法器50 的第一输入58连接到Δ-Σ模/数转换器30的输出39。第一数字乘法器50的第二输入 59连接到控制装置40的第一输出49，而正弦函数的值X1 (t)、X2 (t)、X5 (t)、X6 (t)在控制装置40的第一输出49处放出。第一数字乘法器50经设计以用于数字信号&与第一正弦函数的第一数字值&(t)、第二正弦函数的第二数字值)(2(t)且相应地与第五值)(5(t)及第六 itX6(t)的相乘。第二数字乘法器51的第一输入56连接到Δ- Σ模/数转换器30的输出39。第二数字乘法器51的第二输入57连接到控制装置40的第二输出48，而余弦函数的值\ (t)、 X4(t)a7(t)a8(t)在控制装置40的第二输出48处放出。第二数字乘法器51经设计以用于数字信号4与第一余弦函数的第三数字值\ (t)、第二余弦函数的第四数字值\ (t)且相应地与第七值X7 (t)及第八值)(8(0的相乘。图2的电路1具有第一寄存器61、第二寄存器62、第三寄存器63、第四寄存器64、 第五寄存器65、第六寄存器66、第七寄存器67及第八寄存器68。寄存器61、62、65及66连接到第一数字乘法器50的输出。寄存器63、64、67及68连接到第二数字乘法器51的输出。 每一寄存器61到68与数字低通滤波器73-1、73-2、73-3、73-4、73-5、73-6、73-7及73-8串联连接。在图2的范例实施例中，寄存器61到68的输出跨越滤波器73-1到73_8连接到算术单元100，例如数字信号处理器DSP。寄存器61到68中的每一者属于相应值到 X8 (t) O控制装置40经设计以通过借助控制输出47处的第一控制信号eni控制第一寄存器61而将数字信号4与第一数字值相乘的结果置于第一寄存器61中且通过借助控制输出47处的第二控制信号en2控制第二寄存器62而将数字信号与第二数字值)(2(t) 相乘的结果置于第二寄存器62中。控制装置40经设计以通过借助控制输出47处的第三控制信号en3控制第三寄存器63而将数字信号&与第三数字值\ (t)相乘的结果置于第三寄存器63中且通过借助控制输出47处的第四控制信号en4控制第四寄存器64而将数字信号与第四数字值X4 (t) 相乘的结果置于第四寄存器64中。在此过程中，第一寄存器61及第三寄存器63特定来说由控制信号eni及en3同时驱动以存储值。同样，第二寄存器62及第四寄存器64特定来说由控制信号en2及en4同时驱动以存储值。相应地，寄存器65到68由控制信号en5、en6、en7、en8驱动。控制装置40具有用于产生具有不同频率f\、f2、f3、f4的正弦函数及余弦函数的值 X1W到)(8(0的产生器41。在图2的范例实施例中，产生器41形成为CORDIC算法的硬件实施方案。CORDIC算法的硬件实施方案就其本身来说是众所周知的且不予以进一步解释以实现图2中的经简化表示。控制装置40具有两个延迟装置44及45，以便在时间上延迟所产生的正弦值及余弦值以用于输出。控制装置40经设计以借助最高有效位(MSB)从正弦值及余弦值产生方波信号作为振荡器信号LO11到LOq4以用于混频器21到观。控制装置40具有另一延迟装置43以在时间上延迟所产生的振荡器信号LO11到LOq4以用于输出。控制装置40经设计以借助延迟装置43、44、45来将数字信号&中所含有的经转换信号Fl到F8的相位调整到值\ (t)到 X8(t)的相位，举例来说，调整到0°相移的区中的值。控制装置40具有经设计以控制延迟装置 43、44、45 及寄存器 61、62、63、64、65、66、67、68 的逻辑 42。图4以示意性框图展示本发明的优选范例实施例的电路1。图4的范例实施例具有与图2的范例实施例的许多类似性。用于产生差分和信号Sa的电路1的模拟侧A相同。可使用具有充足带宽的任一种类的模/数转换器30 (举例来说，使用加权方法或平行方法)； 优选地，模/数转换器30为Δ - Σ模/数转换器。电路1确切地在数字侧D上具有一个数字乘法器50，其将所有频率的所有正弦函数及所有余弦函数的所有值Y1 (t)、Y2 (t)、Y3 (t)、Y4 (t)、Y5 (t)、Y6 (t)、Y7 (t)、Y8 (t)与在数字乘法器50的输出39处放出的数字信号4相乘。与图2的范例实施例相比，在控制装置40 的输出49处在时间上偏移地以相同频率&放出正弦函数及余弦函数的值Y1⑴及Y3(t)。控制装置40经设计以通过借助控制输出47处的控制信号叫、en2、en3> en4、en5、 en6、en7、en8控制相应寄存器61、62、63、64、65、66、67、68而将数字信号Sd与数字值Y1 (t)、 Y2(t)、Y3(t)、Y4(t)、Y5(t)、Y6(t)、Y7(t)、Y8(t)相乘的结果置于寄存器 61、62、63、64、65、66、 67,68中。所保存的相乘的结果由串联连接的数字低通滤波器73-1到73-8滤波。所有寄存器61、62、63、64、65、66、67、68 由控制信号 enpervervenperververv en8在不同的时间时刻驱动以存储值。具有输出数字值^⑴、^⑴、Y3(t)、Y4(t)、Y5(t)、 Y6(t)、Y7(t)、Y8(t)的图表示意性地展示于图5中。具有第一频率的第一正弦函数的第一值1(0及具有第一频率的第一余弦函数的第三值Y3 (t)彼此偏移时钟周期Tm而放出。 具有频率f2、f3及f4的正弦函数及余弦函数的值Y2 (t)、Y4(t)、Y5(t)、Y6(t)、Y7(t)、Y8(t)同样如此。因此，图4的范例实施例的控制装置40的产生器装置41经设计以偏移时钟信号 CLK 的至少一个时钟周期 Tm 地放出所有值 Y1 (t) J2 (t)、Y3(t)、Y4(t)、Y5(t)、Y6(t)、Y7(t)、 Y8 (t)。为使模/数转换器30的延迟相等，控制装置40的产生器装置41经设计以调整关于对应值 Y1 (t)、Y2 (t)、Y3 (t)、Y4 (t)、Y5 (t)、Y6 (t)、Y7 (t)、Y8 (t)的振荡器信号 LO11 到 LO04 的相位旋转。举例来说，可基于测量结果自动进行所述调整。本发明不限于图1到图5中所示的实施例。举例来说，提供更大或更小数目个模拟输入及对应混频器是可行的。也可改变正弦函数及余弦函数的值X1 (t)到)(8(0的序列且(举例来说)可每次放出同一函数的两个值。根据图2的电路1的功能性可与监视及/ 或测定存储电池单元的特别优点一同使用。参考编号列表1电路11、12、13、14、15、16、模拟输入17、1821、22、23、24、25、26、模拟混频器、模拟频率转换器27、2829节点30模/数转换器、Δ- Σ模/数转换器38、56、57、58、59 输入39、46、47、48、49 输出
10097]43、44、45
0098]50、51
0094]40
0095]41
0096]42
控制装置产生器、CORDIC 逻辑、状态机延迟装置
数字乘法器、数字混频器
0099]61、62、63、64、65、66、寄存器
0100]67、68
0101]71-1、71-2、71-3、71_4、模拟低通滤波器
0102]71-5、71-6、71-7、71_8
0103]72-1、72-2、72-3、72_4、模拟电压/电流转换器
0104]72-5、72-6、72-7、72_8
0105]73-1、73-2、73-3、73-4、数字低通滤波器
0106]73-5、73-6、73-7、73_8
0107]90时钟信号产生器
0108]100算术单元
权利要求
1.一种用于模/数转换的电路(1)，具有第一模拟混频器(21)，其经设计以将第一模拟信号(I1)与具有第一频率(f\)的第一振荡器信号(LO11)混频，具有第二模拟混频器(22)，其经设计以将第二模拟信号(I2)与具有第二频率(f2)的第二振荡器信号(LO12)混频，其中所述第一频率(f\)与所述第二频率(f2)不同，具有模/数转换器(30)，其用于将和信号(Sa)转换成数字信号(Sd)，其中所述和信号 (Sa)使所述第一模拟混频器的第一模拟输出信号(F1)作为第一被加数且使所述第二模拟混频器0 的第二模拟输出信号(F2)作为第二被加数， 具有控制装置GO)，其中所述控制装置GO)连接到所述第一混频器以用于放出所述第一振荡器信号 (LO11)且连接到所述第二混频器02)以用于放出所述第二振荡器信号(LO12),其中所述控制装置GO)经设计以放出由时钟信号(CLK)计时的具有所述频率的第一正弦函数的第一值(X1 (t))，其中所述控制装置GO)经设计以放出由时钟信号(CLK)计时的具有所述频率f2的第二正弦函数的第二值( (t))，具有数字乘法器(50)，其第一输入(58)连接到所述模/数转换器(30)的输出(39)且其第二输入(59)连接到所述控制装置GO)的输出(49)，以用于将所述数字信号(Sd)与所述第一正弦函数的所述第一值0^(0、Y1(O)及所述第二正弦函数的所述第二值0(2(t)、 Y2⑴)相乘，其中所述控制装置GO)经设计以在所述第一数字值ο^ακια))之间在时间上偏移所述时钟信号(CLK)的至少一个时钟周期(Τακ)地放出所述第二值0(2(t)、t(t))， 具有第一寄存器(61)及第二寄存器(62)，其中所述控制装置GO)经设计以通过借助第一控制信号(erO控制所述第一寄存器 (61)而将与所述第一值ο^ακια))的所述相乘的结果置于所述第一寄存器(61)中，且通过借助第二控制信号(en2)控制所述第二寄存器(6 而将与所述第二值0(2(t)、t(t)) 的所述相乘的结果置于所述第二寄存器(62)中。
2.根据权利要求1所述的电路(1)，其中所述控制装置GO)经设计以在时间上同步地放出所述第一值(X1U)、Yi(t))与所述第一控制信号(en)，且其中所述控制装置GO)经设计以在时间上同步地放出所述第二值0(2(t) ,Y2(t))与所述第二控制信号(en2)。
3.根据权利要求1所述的电路(1)，具有第一模拟输入(11)，其用于放入第一模拟输入信号(U1),具有第一输入电路(71-1、72-1)，其连接到所述第一模拟输入(I1)以从所述第一模拟输入信号(U1)形成所述第一模拟信号(11)，具有第二模拟输入(12)，其用于放入第二模拟输入信号(U2)，具有第二输入电路(71-2、72-2)，其连接到所述第二模拟输入(1 以从所述第二模拟输入信号(U2)形成所述第二模拟信号(I2)。
4.根据权利要求1所述的电路(1)，具有第三模拟混频器(23)，其经设计以将第三模拟信号(I3)与具有所述第一频率(f\) 的第三振荡器信号(LOqi)混频，其中所述控制装置GO)经设计以将所述第三振荡器信号 (LOqi)的相位相对于所述第一振荡器信号(LO11)移位90°，且/或具有第四模拟混频器(M)，其经设计以将第四模拟信号(I4)与具有所述第二频率(f2) 的第四振荡器信号(LOq2)混频，其中所述控制装置GO)经设计以将所述第四振荡器信号 (LO02)的相位相对于所述第一振荡器信号(LO12)移位90°。
5.根据权利要求4所述的电路(1)，其中所述控制装置GO)经设计以按时钟节律放出具有所述第一频率(f\)的第一余弦函数的第三值(x3(t)、Y3(t))，且其中所述控制装置GO)经设计以按时钟节律放出具有所述第二频率(f2)的第二余弦函数的第四值0(4(t)、Y4(t))。
6.根据权利要求5所述的电路(1)，其中所述控制装置^))经设计以在所述第一数字值(Y1(O)与所述第二值α2α)) 之间在时间上偏移所述时钟信号(CLK)的至少一个时钟周期(Tm)地放出所述第三值 (Y3⑴)及所述第四值(Y4⑴)，其中所述数字乘法器(50)经设计以将所述数字信号(Sd)与所述第一余弦函数的所述第三值(Y3 (t))及所述第二余弦函数的所述第四值(Y4 (t))相乘，具有第三寄存器(63)及第四寄存器(64)，其中所述控制装置GO)经设计以通过借助第三控制信号(en3)控制所述第三寄存器 (63)而将与所述第三值(Y3 (t))的所述相乘的结果置于所述第三寄存器(6 中，且通过借助第四控制信号(en4)控制所述第四寄存器(64)而将与所述第四值(Y4 (t))的所述相乘的结果置于所述第四寄存器(64)中。
7.根据权利要求5所述的电路(1)，具有另一数字乘法器(51)，其第一输入(56)连接到所述模/数转换器(30)的所述输出(39)且其第二输入(57)连接到所述控制装置G0)的另一输出(48)，以将所述数字信号(Sd)与所述第一余弦函数的所述第三值0(3(t))及所述第二余弦函数的所述第四值 (X4 (t))相乘，其中所述控制装置G0)经设计以通过所述时钟信号(CLK)在时间上与所述第一正弦函数的所述第一值OC1(O)同步地放出所述第一余弦函数的所述第三值OC3(t))，其中所述控制装置G0)经设计以通过所述时钟信号(CLK)在时间上与所述第二正弦函数的所述第二值0(2(t))同步地放出所述第二余弦函数的所述第四值OC4(t))，具有第三寄存器(63)及第四寄存器(64)，其中所述控制装置G0)经设计以通过借助第三控制信号(en3)控制所述第三寄存器 (63)而将与所述第三值OC3 (t))的所述相乘的结果置于所述第三寄存器(6 中，且通过借助第四控制信号(en4)控制所述第四寄存器(64)而将与所述第四值0(4(t))的所述相乘的结果置于所述第四寄存器(64)中。
8.根据权利要求1所述的电路(1)，其中所述控制装置G0)经设计以用于所述第一振荡器信号(LO11)相对于所述第一值 (X1 (t) ,Y1⑴)及/或所述第二振荡器信号(LO12)相对于所述第二值(X2 (t)、Y2 (t))及/或所述第三振荡器信号(LOqi)相对于所述第三值0(3(t)、Y3(t))及/或所述第四振荡器信号 (LO02)相对于所述第四值()(4(t)、Y4(t))的经时间延迟的输出或相位旋转，且/或其中所述控制装置GO)经设计以用于所述第一值ο^ακια))相对于所述第一振荡器信号(LO11)及/或所述第二值()(2(t)j2(t))相对于所述第二振荡器信号(LO12)及/或所述第三值(X3(t)、Y3(t))相对于所述第三振荡器信号(LOqi)及/或所述第四值0(4(t)、 Y4(t))相对于所述第四振荡器信号(LOq2)的经时间延迟的输出或相位旋转。
9.根据权利要求1所述的电路(1)，其中所述控制装置GO)具有用于放出所述第一值Oc1U)、Y1(O)及/或所述第二值 0(2(t)j2(t))及/或所述第三值(x3(t)、Y3(t))及/或所述第四值0(4(t)、Y4(t))及/或所述第一振荡器信号(LO11)及/或所述第二振荡器信号(LO12)及/或所述第三振荡器信号 (LOqi)及/或所述第四振荡器信号(LOq2)的产生器装置(41)，其尤其具有CORDIC算法。
10.根据权利要求1所述的电路(1)，具有连接(11、12、13、14、15、16、17、18)，其用于钩住电池单元(Cl、C2、C3、C4、C5、C6、 C7、C8)。
全文摘要
本发明揭示一种用于模/数转换的电路，其包括第一模拟混频器、第二模拟混频器、模/数转换器，其中控制装置连接到所述第一混频器以用于放出第一振荡器信号且连接到所述第二混频器以用于放出第二振荡器信号，还包括数字乘法器，其第一输入连接到所述模/数转换器的输出且其第二输入连接到所述控制装置的输出。所述控制装置经设计以放出由时钟信号计时的具有频率f1的第一正弦函数的第一值及由时钟信号计时的具有频率f2的第二正弦函数的第二值，其还经设计以在所述第一值之间在时间上偏移所述时钟信号的至少一个时钟周期地放出所述第二值。
文档编号H03M1/12GK102412839SQ201110291558
公开日2012年4月11日 申请日期2011年9月23日 优先权日2010年9月23日
发明者卢兰斯·萨米德, 托马斯·扬茨, 约翰内斯·舍费尔 申请人:爱特梅尔汽车股份有限公司