专利名称：数字可控环形压控振荡器电路的制作方法
技术领域：
本实用新型属于微电子学技术领域，涉及数字可控环形压控振荡器电路。
背景技术：
伴随着集成电路工艺的快速发展，微处理器的工作速度越来越高，因此需要相应的电路来产生高性能的时钟信号。通常采用有源或无源晶振来产生稳定的时钟信号，但输出信号的频率较低。因此通常利用锁相环路的倍频作用来产生高频时钟信号。常用的产生时钟的锁相环有模拟锁相环和数字锁相环。数字锁相环主要受工作速度的限制；同时它们在芯片功耗及引出管脚的数量方面也存在劣势。因此通常采用基于环形振荡器的模拟锁相环结构来产生高频时钟信号，以满足与数字集成电路工艺兼容的要求。环形振荡器是由若干级延迟单元构成的环路，当满足Bariihausen条件时环路起振。环形振荡器具有工艺兼容性好、调谐范围宽及多相位输出的优点，但由于环路的品质因数较低，相位噪声较差。因此环形振荡器的噪声优化成为实现高性能时钟信号的关键。
发明内容本实用新型的目的是提供一种低相位噪声、与数字集成电路工艺完全兼容的数字可控环形振荡器电路。本实用新型包括三级以上的延迟单元，每级延迟单元包括四个NMOS管、四个PMOS 管和一个开关电容阵列。开关电容阵列包括并联的多个开关单元，每个开关单元包括前开关电容、后开关电容和开关，前开关电容的一端与开关的一端连接，后开关电容的一端与开关的另一端连接；每个开关单元中的前开关电容的另一端与第一 NMOS管Wl的漏极、第三NMOS管匪3的源极、第一 PMOS管PMl的漏极、第三PMOS管PM3的漏极连接，作为延迟单元的反相输出端 Vout-，第一 NMOS管匪1的栅极作为延迟单元的第一同相输入端Vinl+，第一 PMOS管PMl的栅极作为延迟单元的第二反相输入端Vin2-；每个开关单元中的后开关电容的另一端与第二 NMOS管NM2的漏极、第四NMOS管NM4的源极、第二 PMOS管PM2的漏极、第四PMOS管PM4 的漏极连接，作为延迟单元的同相输出端Vout+，第二NMOS管匪2的栅极作为延迟单元的第一反相输入端Vinl-，第二 PMOS管PM2的栅极作为延迟单元的第二同相输入端Vin2+ ；第三 NMOS管匪3的漏极与第四PMOS管PM4的栅极连接，第四NMOS管NM4的漏极与第三PMOS管 PM3的栅极连接；第三NMOS管匪3的栅极和第四NMOS管NM4的栅极连接，作为外部电压控制端Vctrl ；第一、第二、第三和第四PMOS管的源极连接外部电源电压，第一、第二 NMOS管的源极接地。前开关电容和后开关电容均采用三维叉指电容，包括多层水平设置的平面叉指电容，所述的平面叉指电容为设置在硅衬底上的一对平面呈梳齿状的金属膜，每个金属膜包括平行的梳齿条和连接条，连接条将多个梳齿条并接，两片金属膜呈叉指状设置，相邻两层的平面叉指电容的两片金属膜位置互换，并通过设置在连接条处的金属化通孔连通，在竖
3直方向上形成立面叉指电容。中间级延迟单元中的每级延迟单元的第一同相输入端与前一级延迟单元的反相输出端、下一级延迟单元的第二同相输入端连接，第一反相输入端与前一级延迟单元的同相输出端、下一级延迟单元的第二反相输入端连接，第二同相输入端与前一级延迟单元的第一同相输入端连接，第二反相输入端与前一级延迟单元的第一反相输入端连接，反相输出端与后一级延迟单元的第一同相输入端连接，同相输出端与后一级延迟单元的第一反相输入端连接；第一级延迟单元的第一同相输入端与第二级延迟单元的第二同相输入端、最末级延迟单元的同相输出端连接，第一反相输入端与第二级延迟单元的第二反相输入端、 最末级延迟单元的反相输出端连接，第二同相输入端与最末级延迟单元的第一反相输入端连接，第二反相输入端与最末级延迟单元的第一同相输入端连接，反相输出端与第二级延迟单元的第一同相输入端连接，同相输出端与第二级延迟单元的第一反相输入端连接；最末级延迟单元的第一同相输入端与前一级延迟单元的反相输出端连接，第一反相输入端与前一级延迟单元的同相输出端连接，第二同相输入端与前一级延迟单元的第一同相输入端连接，第二反相输入端与前一级延迟单元的第一反相输入端连接；各级延迟单元的外部电压控制端Vctrl均与外部控制电压连接。本实用新型中第一 NMOS管和第二 NMOS管把第一输入差分信号转换成输出差分电流，对输出节点进行充电；第一PMOS管和第二PMOS管把第二输入差分信号转换成输出差分电流，对输出节点进行充电；第一输入信号和第二输入信号存在相位差，其大小由环形振荡器的延迟单元级数决定。本实用新型采用双输入的延迟单元结构，可以组成双环路的环形振荡器，提高震荡频率，降低相位噪声。本实用新型中第三PMOS管和第四PMOS管构成交叉耦合的锁存结构作为反相延迟单元的负载；锁存结构把输出信号整形成方波信号，减小了高低电平的转换时间；输入管工作在开关状态，导通时间减小，从而提高了整个环路的品质因数，相位噪声得到优化。本实用新型中第三NMOS管和第四NMOS管构成反馈强度控制单元，在外加控制电压的控制下，第三NMOS管和第四NMOS管发生等效导通电阻变化，反馈强度相应变化，反馈强度控制了输出端信号的上升时间和下降时间，从而使延迟单元的延迟时间相应改变。本实用新型中的开关电容阵列实现不同子频带间的切换，使得在相同的输出频率范围下，环形振荡器的电压-频率增益可以大大较小，减小了控制端噪声和衬底噪声对环形振荡器相位噪声的影响，相位噪声得以优化，同时采用三维叉指电容结构，具有电容密度高、与数字工艺兼容的优点。
图1为本实用新型的结构示意图；图2为图1中延迟单元的结构示意图；图3-1为图2中开关电容的平面结构示意图；图3-2为图2中开关电容的立面结构示意图。
具体实施方式
如图1所示，数字可控环形压控振荡器电路包括四级延迟单元。[0018]如图2所示，延迟单元包括四个NMOS管、四个PMOS管和一个开关电容阵列。开关电容阵列(图中虚线框部分)包括并联的η个开关单元，每个开关单元包括一个开关Si —&和两个开关电容，开关电容包括前开关电容Cal —Can和后开关电容cbl — cbn， 每个开关单元中的前开关电容Cal…Can的一端与开关的一端连接，后开关电容Cbl…Cbn的一端与开关的另一端连接；每个开关单元中的前开关电容Cal--CanW另一端与第一 NMOS管匪1的漏极、第三NMOS管匪3的源极、第一 PMOS管PMl的漏极、第三PMOS管PM3的漏极连接，作为延迟单元的反相输出端Vout-，第一NMOS管匪1的栅极作为延迟单元的第一同相输入端Vinl+，第一 PMOS管PMl的栅极作为延迟单元的第二反相输入端Vin2_ ；每个开关单元中的后开关电容Cbl…Cbn的另一端与第二 NMOS管匪2的漏极、第四NMOS管NM4的源极、第二 PMOS管PM2的漏极、第四PMOS管PM4的漏极连接，作为延迟单元的同相输出端Vout+，第二 NMOS管匪2的栅极作为延迟单元的第一反相输入端Vinl-，第二 PMOS管PM2的栅极作为延迟单元的第二同相输入端Vin2+ ；第三NMOS管匪3的漏极与第四PMOS管PM4的栅极连接，第四NMOS管NM4的漏极与第三PMOS管PM3的栅极连接；第三NMOS管匪3的栅极和第四NMOS管NM4的栅极连接，作为外部电压控制端Vctrl ；第一、第二、第三和第四PMOS管的源极连接外部电源电压，第一、第二 NMOS管的源极接地。如图3-1和3-2所示，开关电容采用三维叉指电容。该开关电容包括多层水平设置的平面叉指电容。平面叉指电容为设置在硅衬底上的一对平面呈梳齿状的金属膜，每个金属膜包括平行的梳齿条C-2和连接条C-1，连接条C-I将多个梳齿条C-2并接，两片金属膜呈叉指状设置，相邻两层的平面叉指电容的两片金属膜位置互换，并通过设置在连接条处的金属化通孔C-3连通，在竖直方向上形成立面叉指电容。如图1所示，四级延迟单元的连接如下第一级延迟单元1的第一同相输入端与第二级延迟单元2的第二同相输入端、第四级延迟单元4的同相输出端连接，第一反相输入端与第二级延迟单元2的第二反相输入端、第四级延迟单元4的反相输出端连接，第二同相输入端与第四级延迟单元4的第一反相输入端连接，第二反相输入端与第四级延迟单元4的第一同相输入端连接，反相输出端与第二级延迟单元2的第一同相输入端连接，同相输出端与第二级延迟单元2的第一反相输入端连接，电压控制端Vctrl与外部控制电压连接；第二级延迟单元2的第一同相输入端与第一级延迟单元1的反相输出端、第三级延迟单元3的第二同相输入端连接，第一反相输入端与第一级延迟单元1的同相输出端、第三级延迟单元3的第二反相输入端连接，第二同相输入端与第一级延迟单元1的第一同相输入端连接，第二反相输入端与第一级延迟单元1的第一反相输入端连接，反相输出端与第三级延迟单元3的第一同相输入端连接，同相输出端与第三级延迟单元3的第一反相输入端连接，电压控制端Vctrl与外部控制电压连接；第三级延迟单元3的第一同相输入端与第二级延迟单元2的反相输出端、第四级延迟单元4的第二同相输入端连接，第一反相输入端与第二级延迟单元2的同相输出端、第四级延迟单元4的第二反相输入端连接，第二同相输入端与第二级延迟单元2的第一同相输入端连接，第二反相输入端与第二级延迟单元2的第一反相输入端连接，反相输出端与第四级延迟单元4的第一同相输入端连接，同相输出端与第四级延迟单元4的第一反相输入端连接，电压控制端Vctrl与外部控制电压连接；[0025] 第四级延迟单元4的第一同相输入端与第三级延迟单元3的反相输出端、第一级延迟单元1的第二反相输入端连接，第一反相输入端与第三级延迟单元3的同相输出端、第一级延迟单元1的第二同相输入端连接，第二同相输入端与第三级延迟单元3的第一同相输入端连接，第二反相输入端与第三级延迟单元3的第一反相输入端连接，反相输出端与第一级延迟单元1的第一反相输入端连接，同相输出端与第一级延迟单元1的第一同相输入端连接，电压控制端Vctrl与外部控制电压连接。
权利要求1.数字可控环形压控振荡器电路，包括三级以上的延迟单元，其特征在于每级延迟单元包括四个NMOS管、四个PMOS管和一个开关电容阵列；所述的开关电容阵列包括并联的多个开关单元，每个开关单元包括前开关电容、后开关电容和开关，前开关电容的一端与开关的一端连接，后开关电容的一端与开关的另一端连接；每个开关单元中的前开关电容的另一端与第一 NMOS管的漏极、第三NMOS管的源极、 第一 PMOS管的漏极、第三PMOS管的漏极连接，作为延迟单元的反相输出端，第一 NMOS管的栅极作为延迟单元的第一同相输入端，第一 PMOS管的栅极作为延迟单元的第二反相输入端；每个开关单元中的后开关电容的另一端与第二 NMOS管的漏极、第四NMOS管的源极、第二 PMOS管的漏极、第四PMOS管的漏极连接，作为延迟单元的同相输出端，第二 NMOS管的栅极作为延迟单元的第一反相输入端，第二 PMOS管的栅极作为延迟单元的第二同相输入端； 第三NMOS管的漏极与第四PMOS管的栅极连接，第四NMOS管的漏极与第三PMOS管的栅极连接；第三NMOS管的栅极和第四NMOS管的栅极连接，作为外部电压控制端；第一、第二、第三和第四PMOS管的源极连接外部电源电压，第一、第二 NMOS管的源极接地；所述的前开关电容和后开关电容均采用三维叉指电容，包括多层水平设置的平面叉指电容，所述的平面叉指电容为设置在硅衬底上的一对平面呈梳齿状的金属膜，每个金属膜包括平行的梳齿条和连接条，连接条将多个梳齿条并接，两片金属膜呈叉指状设置，相邻两层的平面叉指电容的两片金属膜位置互换，并通过设置在连接条处的金属化通孔连通，在竖直方向上形成立面叉指电容；中间级延迟单元中的每级延迟单元的第一同相输入端与前一级延迟单元的反相输出端、下一级延迟单元的第二同相输入端连接，第一反相输入端与前一级延迟单元的同相输出端、下一级延迟单元的第二反相输入端连接，第二同相输入端与前一级延迟单元的第一同相输入端连接，第二反相输入端与前一级延迟单元的第一反相输入端连接，反相输出端与后一级延迟单元的第一同相输入端连接，同相输出端与后一级延迟单元的第一反相输入端连接；第一级延迟单元的第一同相输入端与第二级延迟单元的第二同相输入端、最末级延迟单元的同相输出端连接，第一反相输入端与第二级延迟单元的第二反相输入端、最末级延迟单元的反相输出端连接，第二同相输入端与最末级延迟单元的第一反相输入端连接，第二反相输入端与最末级延迟单元的第一同相输入端连接，反相输出端与第二级延迟单元的第一同相输入端连接，同相输出端与第二级延迟单元的第一反相输入端连接；最末级延迟单元的第一同相输入端与前一级延迟单元的反相输出端连接，第一反相输入端与前一级延迟单元的同相输出端连接，第二同相输入端与前一级延迟单元的第一同相输入端连接，第二反相输入端与前一级延迟单元的第一反相输入端连接；各级延迟单元的外部电压控制端均与外部控制电压连接。
专利摘要本实用新型涉及数字可控环形压控振荡器电路。现有产品品质因数低、相位噪声差。本实用新型包括多级延迟单元，每级包括四个NMOS管、四个PMOS管和一个开关电容阵列；多个开关单元并联成开关电容阵列，开关电容采用三维叉指电容；中间级延迟单元第一同相输入端与前级反相输出端、下级第二同相输入端连接，第一反相输入端与前级同相输出端、下级第二反相输入端连接，第二同相输入端与前级第一同相输入端连接，第二反相输入端与前级第一反相输入端连接，反相输出端与后级第一同相输入端连接，同相输出端与后级第一反相输入端连接，第一级和最末级延迟单元反相连接。本实用新型提高了震荡频率、降低了相位噪声、电容密度高、能与数字工艺兼容。
文档编号H03L7/099GK202334491SQ20112037342
公开日2012年7月11日 申请日期2011年9月30日 优先权日2011年9月30日
发明者孙玲玲, 高海军 申请人:杭州电子科技大学