Turbo码译码装置和方法
【专利摘要】本发明实施例提供了Turbo码译码装置和方法。该Turbo码译码装置包括：交织地址计算模块，以数字电路实现，计算交织地址和处理解交织地址；软输入软输出译码模块，以模拟电路实现，用于计算数据包的软信息，并进行循环迭代以产生译码结果；交织器和解交织器，以交织地址和解交织地址对软信息进行交织和解交织，以与该软信息进行循环迭代；判决模块，对译码结果进行判决以产生判决结果数据；以及，数据输出模块，输出该判决结果数据。通过根据本发明实施例的Turbo码译码装置和方法，可以结合数字电路和模拟电路两者的优势实现高速的Turbo码译码，减小了译码时间，提高了数据吞吐量，从而改进了Turbo码的译码性能。
【专利说明】Turbo码译码装置和方法
【技术领域】
[0001]本发明涉及Turbo码译码装置和方法。
【背景技术】
[0002]Turbo码作为一种性能优异的信道编码方式，已应用到多种移动通信标准中。高速Turbo码译码技术已成为LTE/4G系统中的一项核心技术，用来实现LTE系统的IOOMbps的数据吞吐量，但是，高速Turbo码译码方案也是业界一个实现的难点。
[0003]目前的Turbo码译码装置主要有两种实现方式，第一种是纯ASIC(特定用途集成电路)实现方式，如TurboBest公司的Turbo码译码装置，其市场占有率达到60%以上；第二种是DSP (数字信号处理)实现方式，如Tensilica公司的Turbo码译码装置，在3G以及之前的较低数据吞吐量的通信系统中得到广泛应用。
[0004]图1是示出纯ASIC实现方式的Turbo码译码装置的示意性框图。如图1所示,在纯ASIC方式实现的Turbo码译码装置中，软输入软输出(SISO)译码模块计算速度快，占用资源少，但是，交织地址计算模块的计算效率低，并且占用资源多。例如，在LTE系统中，交织地址计算模块的交织地址计算公式如下:
[0005]Π (i) = (f! X i+f2 X i2) modK公式 I
[0006]c/ =cn (i), i = O, I, 2...(K-1) 公式 2
[0007]在上述交织地址的计算中，需要涉及乘法、平方和取模运算(TD-SCDMA系统的交织地址计算更加复杂)，计算交织地址不仅占用大量的硬件资源，而且占用大量的时钟周期。另外，交织地址是在Turbo码译码装置的初始化阶段完成计算，在译码迭代阶段，交织地址计算模块一直处于空闲状态，造成硬件资源利用率很低。
[0008]在DSP实现方式的Turbo码译码装置中，交织地址的计算简单、排序方便，并且，由于可采用64位、128位等的总线,交换数据高效便捷。但是,在DSP实现方式的Turbo码译码装置的译码过程中，分支转移概率Gamma、状态度量值Alpha、Beta以及对数似然比LLR等参数的计算效率较低，造成译码延时大，数据吞吐量低，这无法满足LTE/4G系统的高数据吞吐量，并且，功耗较大。
[0009]因此,需要一种新颖的和改进的Turbo码译码装置和方法,能够实现高速的Turbo码译码。
【发明内容】
[0010]因此，针对上述现有技术中存在的问题和需求做出本发明。
[0011]本发明实施例的目的是提供一种Turbo码译码装置和方法，其能够在保证译码速度的同时，增大数据吞吐量，从而实现高速的Turbo码译码。
[0012]根据本发明实施例的一个方面，提供了一种Turbo码译码装置，包括:数据输入模块，用于接收数据包的输入；交织地址计算模块，以数字电路实现，用于计算交织地址和处理解交织地址；软输入软输出译码模块，以模拟电路实现，用于计算所述数据包的软信息，并进行循环迭代以产生译码结果；交织器和解交织器，用于依据从所述交织地址计算模块输出的所述交织地址和解交织地址对从所述软输入软输出译码模块输出的软信息进行交织和解交织，以与所述软输入软输出译码模块输出的软信息进行循环迭代；判决模块，用于对所述交织器和解交织器产生的译码结果进行判决以产生判决结果数据；以及，数据输出模块，用于输出所述判决模块的判决结果数据。
[0013]在上述Turbo码译码装置中，所述软输入软输出译码模块以及所述交织器和解交织器对所述数据包进行的循环迭代的次数是6到10次。
[0014]在上述Turbo码译码装置中，所述交织器和解交织器具体是所述交织地址计算模块所计算的交织地址和所处理的解交织地址的查找表，且所述软输入软输出译码模块输出的软信息按照所述查找表进行交织和解交织。
[0015]在上述Turbo码译码装置中，进一步包括:数据缓存模块，用于缓存由数据输入模块输入的数据包，并将缓存的数据包发送给软输入软输出译码模块。
[0016]在上述Turbo码译码装置中，所述数据缓存模块以数字电路实现。
[0017]在上述Turbo码译码装置中，所述软输入软输出译码模块具体为多个并行的软输入软输出译码单元，用于并行处理输入的多路数据并产生多个软信息。
[0018]在上述Turbo码译码装置中，进一步包括:排序模块，用于接收由所述多路数据产生的多个软信息的判决结果数据，并进行排序以由所述数据输出模块输出排序后的判决结果数据。
[0019]在上述Turbo码译码装置中，所述排序模块以数字电路实现。
[0020]根据本发明实施例的另一方面，提供了一种Turbo码译码方法，包括:接收数据包的输入；以数字电路计算交织地址和处理解交织地址；以模拟电路计算所述数据包的软信息并进行循环迭代，以产生译码结果；以所述交织地址和解交织地址对所述软信息进行交织和解交织，以与所述软信息进行循环迭代；对所述译码结果进行判决以产生判决结果数据；以及，输出所述判决结果数据。
[0021 ] 在上述Turbo码译码方法中，所述循环迭代的次数是6到10次。
[0022]在上述Turbo码译码方法中，以所述交织地址和解交织地址对所述软信息进行交织和解交织具体为:配置所计算的交织地址和所处理的解交织地址的查找表，且按照所述查找表对所述软信息进行交织和解交织。
[0023]在上述Turbo码译码方法中，接收数据包的输入进一步包括:缓存输入的数据包；以及，以模拟电路计算所述数据包的软信息并进行循环迭代以产生译码结果具体为:以模拟电路计算所述缓存的数据包的软信息并进行循环迭代，以产生译码结果。
[0024]在上述Turbo码译码方法中，缓存输入的数据包具体为:以数字电路实现输入的数据的缓存。
[0025]在上述Turbo码译码方法中，以模拟电路计算所述数据包的软信息并进行循环迭代以产生译码结果具体为:以多个并行的软输入软输出译码单元对输入的多路数据进行并行处理，以产生多个软信息。
[0026]在上述Turbo码译码方法中，在对所述译码结果进行判决以产生判决结果数据进一步包括:接收由所述多路数据产生的多个软信息的判决结果数据，并进行排序；以及，输出所述判决结果数据具体为:输出排序后的判决结果数据。[0027]在上述Turbo码译码方法中，接收由所述多路数据产生的多个软信息的判决结果数据并进行排序具体为:以数字电路实现所述多路数据产生的多个软信息的判决结果数据的接收和排序。
[0028]通过根据本发明实施例的Turbo码译码装置和方法，可以结合数字电路和模拟电路两者的优势实现高速的Turbo码译码，减小了译码时间，提高了数据吞吐量，从而改进了Turbo码的译码性能。
【专利附图】
【附图说明】
[0029]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0030]图1是示出纯ASIC实现方式的Turbo码译码装置的示意性框图；
[0031]图2是根据本发明实施例的Turbo码译码装置的示意性框图；
[0032]图3是软输入软输出译码模块以及交织器和解交织器的迭代示意图；
[0033]图4是根据本发明实施例的Turbo码译码装置的具体实现方案的示意图；和
[0034]图5是根据本发明实施例的Turbo码译码方法的示意性流程图。
【具体实施方式】
[0035]下面，将结合附图详细描述根据本发明实施例的Turbo码译码装置和方法。
[0036]根据本发明实施例的一个方面，提供了一种Turbo码译码装置，包括:数据输入模块，用于接收数据包的输入；交织地址计算模块，以数字电路实现，用于计算交织地址和处理解交织地址；软输入软输出译码模块，以模拟电路实现，用于计算所述数据包的软信息，并进行循环迭代以产生译码结果；交织器和解交织器，用于依据从所述交织地址计算模块输出的所述交织地址和解交织地址对从所述软输入软输出译码模块输出的软信息进行交织和解交织，以与所述软输入软输出译码模块输出的软信息进行循环迭代；判决模块，用于对所述交织器和解交织器产生的译码结果进行判决以产生判决结果数据；以及，数据输出模块，用于输出所述判决模块的判决结果数据。
[0037]图2是根据本发明实施例的Turbo码译码装置的示意性框图。如图2所示，Turbo码译码装置100包括:数据输入模块101，用于接收数据包的输入；交织地址计算模块102，以数字电路实现，用于计算交织地址和处理解交织地址；软输入软输出译码模块103，以模拟电路实现，用于计算所述数据包的软信息，并进行循环迭代以产生译码结果；交织器和解交织器104，用于依据从所述交织地址计算模块输出的所述交织地址和解交织地址对从所述软输入软输出译码模块输出的软信息进行交织和解交织，以与所述软输入软输出译码模块输出的软信息进行循环迭代；判决模块105，用于对所述交织器和解交织器产生的译码结果进行判决以产生判决结果数据；以及，数据输出模块106，用于输出所述判决模块的判决结果数据。
[0038]在上述根据本发明实施例的Turbo码译码装置中，数字电路的示例是数字信号处理器DSP，并且模拟电路的示例是特定用途集成电路ASIC、场可编程门阵列FPGA和片上系统SOC。以下，将以数字信号处理器DSP和特定用途集成电路ASIC作为数字电路和模拟电路的示例进行描述，当然，本领域技术人员可以理解，数字电路和模拟电路也可以采用其它数字形式和模拟形式的电路。
[0039]由于数字电路，诸如数字信号处理器DSP具有计算速度快的特点，且模拟电路，例如特定用途集成电路ASCI具有数据吞吐量大的特点，通过分别由DSP和ASCI实现交织地址计算模块和软输入软输出译码模块，可以分别利用DSP和ASCI的优点，提高译码速度，增强了整体性能，并且，通过减小了硬件资源的占用，从而降低了资源消耗，减小了整体成本。
[0040]在上述Turbo码译码装置中，所述软输入软输出译码模块以及所述交织器和解交织器对所述数据包进行多次迭代计算以产生所述译码结果。
[0041]在根据本发明实施例的Turbo码译码装置中，软输入软输出译码模块SISO是核心模块，并且，在Turbo码译码装置中，通常采用迭代译码方式，将软信息在SISO之间传递更新。图3是软输入软输出译码模块以及交织器和解交织器的迭代示意图，如图3所示，该Turbo码译码装置是由两个分量码构成的Turbo译码器，其由分别与分量码对应的两个子译码单元以及交织器和解交织器组成，其中，将子译码单元I通过计算输出的软输出信息进行交织，以作为另一子译码单元2的输入，并将子译码单元2通过计算输出的软输出信息进行解交织，以作为子译码单元I的输入，这样的一个操作循环就是一次迭代，通常为了获得更好的译码性能，可进行多次迭代。
[0042]在根据本发明实施例的Turbo码译码装置中，基于运行结果的准确性和运行速度和运行成本方面的考虑，通常将软输入软输出译码模块以及交织器和解交织器的循环迭代的次数设置为6到10次。
[0043]在上述Turbo码译码装置中，进一步包括:数据缓存模块，用于缓存由数据输入模块输入的数据包，并将缓存的数据包发送给软输入软输出译码模块。
[0044]通常，对于根据本发明实施例的Turbo译码装置，由于以DSP实现交织地址和解交织地址的计算，并以ASIC实现软信息的计算，可以实现Turbo码装置的高速译码，从而基本上可以实时地处理数据。但是，对于某些应用场景，仍可能需要将接收的数据包首先缓存，在将缓存的数据包提供给SISO以进行软信息的计算。
[0045]在上述Turbo码译码装置中，所述数据缓存模块以数字信号处理器实现。这里，通过以DSP实现数据缓存模块，除了对接收的数据包进行缓存之外，还可以对其进行多种其它处理，例如，将数据包中的数据按照正序或者逆序排列等。例如，对于软输入软输出译码模块来说，需要计算状态度量值Alpha和Beta，其中，状态度量值Alpha的计算需要正向数据，而状态度量值Beta的计算则需要逆向数据。
[0046]在上述Turbo码译码装置中，所述交织器和解交织器具体为所述交织地址计算模块的交织地址和解交织地址的查找表，且所述多个软输入软输出译码单元输出的软信息按照所述查找表进行交织和解交织，以产生译码结果。
[0047]如上面关于图3所述的，在现有的Turbo码译码装置中，从子译码单元I通过计算输出的软信息由交织器进行交织以作为另一子译码单元2的输入，具体地说，通过特定的交织公式计算出交织地址，在将从子译码单元I输出的顺序的软信息按照该交织地址在缓存器中进行交织存储，这样，从缓存器中输出的就是交织后的软信息，并输入到子译码单元
2。同样，子译码单元2输出的软信息按照与上述交织公式计算出的交织地址对应的解交织地址在缓存器中进行解交织存储，这样，从缓存器中输出的就是解交织之后的顺序软信息，从而输入到子译码单元I。并且，在现有的Turbo码译码装置中，通过硬件逻辑进行交织地址的计算和解交织地址的处理，并按照交织地址和解交织地址存储在缓存器中。
[0048]在根据本发明实施例的Turbo码译码装置中，以DSP实现交织地址的计算和解交织地址的处理，由于DSP具有快速数据处理的优势，可以避免以硬件逻辑电路完成乘法、平方、取模等运算，可以快速地获得交织地址和解交织地址。因此，通过DSP将交织器和解交织器配置为由DSP计算好的交织地址和解交织地址的查找表LUT，从而按照查找表LUT中对应地址将多个SISO译码单元输出的软信息存储到缓存器RAM中，就可以获得交织存储数据和解交织存储数据，以实现软信息的交织和解交织。
[0049]这样，在经过了多次迭代之后，最后一次从SISO译码模块输出的软信息作为译码结果输出。
[0050]在上述Turbo码译码装置中，所述软输入软输出译码模块具体为多个并行的软输入软输出译码单元，用于并行处理输入的多路数据并产生多个软信息。
[0051]为了减少SISO的译码时间，在根据本发明实施例的Turbo码译码装置中，可以采用并行的多个Siso译码单元来从多路数据输入产生软信息输出。这里，并行的多个SISO译码单元中的每个具有如图3所示的迭代结构，即包括两个单独的SISO子译码单元以及交织器和解交织器。在根据本发明实施例的Turbo码译码装置中，综合考虑译码的速度和硬件的成本以及占用的面积等因素，优选地将SISO译码单元的数目设置为8个。
[0052]并且，如上所述，当采用LUT表实现交织器和解交织器时，对于多个SISO译码单元，并不需要对于每个Siso译码单元都配置一对交织器和解交织器，而是可以由该多个SISO译码单元共用一对交织地址和解交织地址的查找表。因为在交织地址计算模块计算交织地址和处理解交织地址时，会将接收到的多路数据的计算得出的交织地址和解交织地址形成为查找表，由每个Siso译码单元产生的软信息可以根据各自的输入数据的交织地址和解交织地址进行交织和解交织，从而产生译码结果。
[0053]在上述Turbo码译码装置中，进一步包括:排序模块，用于接收多路数据的判决结果，并进行排序以由所述数据输出模块输出排序后的判决结果数据。
[0054]在采用多个并行的SISO译码单元以并行地计算多路输入数据的软信息的情况下，所产生的软信息在经过判决模块的判决之后，所产生的判决结果数据是乱序的，因此，需要进一步提供排序模块以对多路数据的判决结果进行排序，从而由数据输出模块输出排序后的判决结果数据。
[0055]在上述Turbo码译码装置中，所述排序模块以数字信号处理器实现。这里，同样是由于DSP的快速数据处理的优势，在译码结果输出阶段完成输出结果的排序，从而节省硬件资源并减少结果数据的产生时间。
[0056]综上所述，本发明实施例提供的Turbo码译码装置采用模拟电路来实现译码的主体部分，即SISO译码和交织，而由数字电路实现数据的缓存、交织地址的计算以及译码结果的输出排序。相对于纯模拟电路实现方式，通过将不适于模拟电路设计的交织地址计算、排序等交由数字电路完成，减小了硬件资源的占用，同时节省了初始化和译码结果输出时间，提高了整体性能。同时，相对于纯数字电路的实现方式，通过采用模拟电路的Siso译码的结构，提高了译码的数据吞吐量，同时降低了整体的功耗。[0057]在本发明示实施例的Turbo码译码装置中，DSP实现部分和ASIC实现部分通过16位总线进行数据交换，保证了高吞吐量的数据处理和快速运算，当然，这里本领域技术人员可以理解，当采用多个SISO译码单元的并行结构时，可以相应地扩充总线宽度，例如，如果如上所述地采用8个并行的SISO译码单元，优选地通过128位总线进行数据交换。
[0058]这样，通过将诸如ASIC/FPGA的模拟电路与诸如DSP的数字电路相结合，还可以使Turbo码译码装置的设计更加灵活，并且易于扩展，从而更好地适应未来高速通信系统中高吞吐量的需求。
[0059]图4是根据本发明实施例的Turbo码译码装置的具体实现方案的示意图。如图4所示，单元①是DSP处理器，用于实现数据缓存、交织地址计算、解交织地址处理、数据排序四个模块；单元②是ASIC/FPGA实现的并行Turbo码译码部分，完成并行SISP子译码器的译码、软信息的交织/解交织和硬判决。
[0060]如图4所示，单元①在初始化阶段完成交织地址的计算和解交织地址的处理，在译码迭代阶段完成数据的缓存，在译码结果输出阶段完成输出结果的排序，发挥了 DSP的快速数据处理的优势，避免用硬件逻辑完成乘法、平方、取模运算，节省了硬件资源，减少了初始化的时间。单元②在初始化阶段配置交织地址/解交织地址的LUT表，在译码迭代阶段，8个SISO子译码器采用如图5所示的结构，并行处理8路数据并输出8个软信息，这8个软信息按照各自的交织地址/解交织地址的LUT表同时存入对应的RAM中。通常，LTE的数据包的长度为40-6144，在图4的Turbo码译码装置中，交织地址用13位表示，前3位表示RAM的片选，即0-7 —共8个RAM，而后10位表示RAM的偏移，表示范围为0-767，在译码结果输出阶段同时对8个软信息进行硬判决。此外，采用128位的总线来完成ASIC/FPGA和DSP处理器之间的数据交换，在译码初始化阶段，单元①向单元②发送计算完的交织地址和解交织地址，且在译码迭代阶段，单元①向单元②发送待译码的数据，单元②对输入的数据进行迭代译码，在译码结果输出阶段，单元②向单元①发送译码输出结果。在图4所示的Turbo码译码装置的配置中，采用ASIC+DSP的方式实现了高速并行Turbo码译码器，充分发挥了 DSP和ASIC各自的优势，减少了译码时间，提高了数据吞吐量，提高了性能，也可根据需要进行扩展，适应未来高速通信系统中的高数据吞吐量的需求。
[0061]根据本发明实施例的另一方面，提供了一种Turbo码译码方法，包括:接收数据包的输入；以数字电路计算交织地址和处理解交织地址；以模拟电路计算所述数据包的软信息并进行循环迭代，以产生译码结果；以所述交织地址和解交织地址对所述软信息进行交织和解交织，以与所述软信息进行循环迭代；对所述译码结果进行判决以产生判决结果数据；以及，输出所述判决结果数据。
[0062]图5是示出根据本发明实施例的Turbo码译码方法的示意性流程图。如图5所示，根据本发明实施例的Turbo码译码方法包括:S1，接收数据包的输入；S2，以数字电路计算交织地址和处理解交织地址；S3，以模拟电路计算所述数据包的软信息并进行循环迭代，以产生译码结果；S4，以所述交织地址和解交织地址对所述软信息进行交织和解交织，以与所述软信息进行循环迭代；S5，对所述译码结果进行判决以产生判决结果数据；以及，S6，输出所述判决结果数据。
[0063]在上述Turbo码译码方法中，所述循环迭代的次数是6到10次。
[0064]在上述Turbo码译码方法中，以所述交织地址和解交织地址对所述软信息进行交织和解交织具体为:配置所计算的交织地址和所处理的解交织地址的查找表，且按照所述查找表对所述软信息进行交织和解交织。
[0065]在上述Turbo码译码方法中，接收数据包的输入进一步包括:缓存输入的数据包；以及，以模拟电路计算所述数据包的软信息并进行循环迭代以产生译码结果具体为:以模拟电路计算所述缓存的数据包的软信息并进行循环迭代，以产生译码结果。
[0066]在上述Turbo码译码方法中，缓存输入的数据包具体为:以数字电路实现输入的数据的缓存。
[0067]在上述Turbo码译码方法中，以模拟电路计算所述数据包的软信息并进行循环迭代以产生译码结果具体为:以多个并行的软输入软输出译码单元对输入的多路数据进行并行处理，以产生多个软信息。
[0068]在上述Turbo码译码方法中，在对所述译码结果进行判决以产生判决结果数据进一步包括:接收由所述多路数据产生的多个软信息的判决结果数据，并进行排序；以及，输出所述判决结果数据具体为:输出排序后的判决结果数据。
[0069]在上述Turbo码译码方法中，接收由所述多路数据产生的多个软信息的判决结果数据并进行排序具体为:以数字电路实现所述多路数据产生的多个软信息的判决结果数据的接收和排序。
[0070]另外，根据本发明实施例的Turbo码译码方法的其它细节与之前描述的Turbo译码装置的相应部分相同，为了避免冗余便不再赘述。
[0071]通过根据本发明实施例的Turbo码译码装置和方法，可以结合数字电路和模拟电路两者的优势实现高速的Turbo码译码，减小了译码时间，提高了数据吞吐量，从而改进了Turbo码的译码性能。
[0072]本发明已经参考具体实施例进行了详细说明。然而，很明显，在不背离本发明的精神的情况下，本领域技术人员能够对实施例执行更改和替换。换句话说，本发明用说明的形式公开，而不是被限制地解释。要判断本发明的要旨，应该考虑所附的权利要求。
【权利要求】
1.一种Turbo码译码装置,包括: 数据输入模块，用于接收数据包的输入； 交织地址计算模块，以数字电路实现，用于计算交织地址和处理解交织地址； 软输入软输出译码模块，以模拟电路实现，用于计算所述数据包的软信息，并进行循环迭代以产生译码结果； 交织器和解交织器，用于依据从所述交织地址计算模块输出的所述交织地址和解交织地址对从所述软输入软输出译码模块输出的软信息进行交织和解交织，以与所述软输入软输出译码模块输出的软信息进行循环迭代； 判决模块，用于对所述交织器和解交织器产生的译码结果进行判决以产生判决结果数据；以及 数据输出模块，用于输出所述判决模块的判决结果数据。
2.如权利要求1所述的Turbo码译码装置，其中，所述软输入软输出译码模块以及所述交织器和解交织器对所述数据包进行的循环迭代的次数是6到10次。
3.如权利要求1所述的Turbo码译码装置，其中，所述交织器和解交织器具体是所述交织地址计算模块所计算的交织地址和所处理的解交织地址的查找表，且所述软输入软输出译码模块输出的软信息按照所述查找表进行交织和解交织。
4.如权利要求1所述的Turbo码译码装置,进一步包括: 数据缓存模块，用于缓存由数据输入模块输入的数据包，并将缓存的数据包发送给软输入软输出译码模块。
5.如权利要求4所述的Turbo码译码装置，其中，所述数据缓存模块以数字电路实现。
6.如权利要求1所述的Turbo码译码装置，其中，所述软输入软输出译码模块具体为多个并行的软输入软输出译码单元，用于并行处理输入的多路数据并产生多个软信息。
7.如权利要求6所述的Turbo码译码装置,进一步包括: 排序模块，用于接收由所述多路数据产生的多个软信息的判决结果数据，并进行排序以由所述数据输出模块输出排序后的判决结果数据。
8.如权利要求7所述的Turbo码译码装置，其中，所述排序模块以数字电路实现。
9.一种Turbo码译码方法，包括: 接收数据包的输入； 以数字电路计算交织地址和处理解交织地址； 以模拟电路计算所述数据包的软信息并进行循环迭代，以产生译码结果； 以所述交织地址和解交织地址对所述软信息进行交织和解交织，以与所述软信息进行循环迭代； 对所述译码结果进行判决以产生判决结果数据；以及 输出所述判决结果数据。
10.如权利要求9所述的Turbo码译码方法，其中，所述循环迭代的次数是6到10次。
11.如权利要求9所述的Turbo码译码方法，其中，以所述交织地址和解交织地址对所述软信息进行交织和解交织具体为: 配置所计算的交织地址和所处理的解交织地址的查找表，且按照所述查找表对所述软信息进行交织和解交织。
12.如权利要求9所述的Turbo码译码方法，接收数据包的输入进一步包括: 缓存输入的数据包；以及 以模拟电路计算所述数据包的软信息并进行循环迭代以产生译码结果具体为: 以模拟电路计算所述缓存的数据包的软信息并进行循环迭代，以产生译码结果。
13.如权利要求12所述的Turbo码译码方法，其中，缓存输入的数据包具体为: 以数字电路实现输入的数据的缓存。
14.如权利要求9所述的Turbo码译码方法，其中，以模拟电路计算所述数据包的软信息并进行循环迭代以产生译码结果具体为: 以多个并行的软输入软输出译码单元对输入的多路数据进行并行处理，以产生多个软信息。
15.如权利要求14所述的Turbo码译码方法，在对所述译码结果进行判决以产生判决结果数据进一步包括: 接收由所述多路数据产生的多个软信息的判决结果数据，并进行排序；以及 输出所述判决结果数据具体为: 输出排序后的判决结果数据。
16.如权利要求15所述的Turbo码译码方法，其中，接收由所述多路数据产生的多个软信息的判决结果数据 并进行排序具体为: 以数字电路实现所述多路数据产生的多个软信息的判决结果数据的接收和排序。
【文档编号】H03M13/27GK103905066SQ201210572590
【公开日】2014年7月2日 申请日期:2012年12月25日 优先权日:2012年12月25日
【发明者】严小平, 李蒙 申请人:联想(北京)有限公司