专利名称：基于阈值逻辑的set/mos混合结构的7-3计数器的制作方法
技术领域：
本实用新型涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SET/M0S混合结构的7-3计数器。
背景技术：
7-3计数器作为基本的数字电路单元，能够计算输入信号中高电平的个数，编码为3位的ニ进制数。7-3计数器广泛应用于乘法器、多输入加法器以及数字信号处理器中。现有的7-3计数器主要由传统的CMOS晶体管构成。基于CMOS器件的7-3计数器电路结构复杂，需要消耗较多的晶体管，电路功耗较大，集成度不高。
发明内容本实用新型的目的是提供ー种基于阈值逻辑的SET/M0S混合结构的7-3计数器。本实用新型采用以下方案实现ー种基于阈值逻辑的SET/M0S混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；所述七输入阈值逻辑门的输出端经第一反相器与所述八输入阈值逻辑门的第八输入端、九输入阈值逻辑门的第八输入端连接；所述八输入阈值逻辑门的输出端经第二反相器与所述九输入阈值逻辑门的第九输入端连接；所述七、八、九输入阈值逻辑门由SET/M0S混合电路构成。在本实用新型一实施例中，所述的SET/M0S混合电路包括一PMOS管，其源极接电源端Kdd ; — NMOS管，其漏极与所述PMOS管的漏极连接；以及ー SET管，其与所述NMOS管的源极连接。本实用新型利用单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的SET/M0S混合结构的7-3计数器。由于阈值逻辑强大的逻辑功能，该电路仅由3个阈值逻辑门和2个反相器构成，共消耗5个PMOS管，5个NMOS管和3个SET。而基于布尔逻辑的CMOS 7_3计数器则要消耗194个晶体管。HSPICE的仿真结构表明该电路能够实现7-3计数器的功能，整个电路的平均功耗仅为19. 7 nW。相比而言，本实用新型提出的7-3计数器管子数目大大減少，电路功耗显著降低，电路结构得到了进ー步的简化，有望应用于乘法器、多输入加法器以及数字信号处理器等电路中。
图I为阈值逻辑门示意图。图2为SET/M0S混合结构7_3计数器原理图。图3为多栅输入SET/M0S混合电路原理图。图4为SET/M0S混合电路的输入输出特性曲线。图5a和图5b为SET/M0S混合结构7_3计数器仿真特性曲线。
具体实施方式
以下结合附图及实施例对本实用新型做进ー步说明。如图2所示，本实用新型提供ー种基于阈值逻辑的SETMOS混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；所述七输入阈值逻辑门的输出端经第一反相器与所述八输入阈值逻辑门的第八输入端、九输入阈值逻辑门的第八输入端连接；所述八输入阈值逻辑门的输出端经第二反相器与所述九输入阈值逻辑门的第九输入端连接；所述七、八、九输入阈值逻辑门由SET/M0S混合电路构成，其阈值为I. 5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为O。具体的说，本实用新型采用单电子晶体管(Single electron transistor, SET)和MOS管相混合的方式进行7-3计数器的设计。单电子晶体管是新一代纳米电子器件，具 有独特的库仑阻塞和库仑振荡效应。SET具有超小的器件尺寸和超低的电路功耗，在功耗、工作速度等方面相对于传统的微电子器件具有明显的优势，有望成为制造下一代低功耗、高密度超大規模集成电路理想的基本器件。同时单电子晶体管能够与CMOS硅エ艺相兼容，有利于充分利用现有的CMOS技术的优势进行电路设计。这使得SET/M0S混合结构成为单电子晶体管的ー个重要研究方向。SET/M0S混合电路具备SET和MOS管的优越性能，表现出极低的功耗、超小的器件尺寸、较强的驱动能力和较大的输出摆幅，在数字电路中得到了广泛的应用。此外，SET/M0S混合电路可以不遵循传统的基于布尔逻辑的设计方法，而采用阈值逻辑来进行电路的设计。由于阈值逻辑具有比布尔逻辑复杂的逻辑过程，能够更有效地实现逻辑功能。因此基于阈值逻辑的SET/M0S混合结构的电路设计，有望增强电路的功能，提高电路的集成度。本实用新型的阈值逻辑的主要原理是根据输入的权重计算出总输入值，将总输入值与阈值进行比较得出输出逻辑。若总输入值大于等于阈值，则输出为1，否则为
O。阈值逻辑要满足的逻辑方程如式(I)所示，其中Wi为输入ん对应的权重，/7为输入的个数，〃为阈值。阈值逻辑门的示意图如图I所示。基于阈值逻辑的电路设计首先要确定电路的阈值逻辑表达式，关键是确定电路中各个输入的权重和电路的阈值。
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') I, if TWiKi>eF(x) - sign j ,U =iIlf(I)
し"1z [0, otherwise本实用新型的7-3计数器能够计算输入信号中逻辑“I”的个数，以3位的ニ进制数的形式输出。请继续參照图2，该7-3计数器由3个阈值逻辑门和两个反相器构成，7个输入为匕-K6，输出为し-し。该结构可以实现输入中逻辑“I”个数的计算，并输出3
位ニ进制数。3个输出的阈值逻辑表达式如式(2)、(3),(4)所示，Λ、Oi、Λ为输出，汉
、沉为02、O1经过反相器的输出值。图2中的每个阈值逻辑门均由一个多栅输入的SET/MOS混合电路构成，其原理图如图3所示。该电路由I个PMOS管，I个NMOS管和I个多栅输入的SET串联而成。电路中PMOS管作为恒流源为整个电路提供偏置电流。由于SET正常工作的电流都很小，一般为nA数量级，所以PMOS管应该工作在亚阈值区。NMOS管的栅极偏压Vng是固定的，其值略大于NMOS管的阈值电压Kth,使SET的漏极电压固定为Kng-Kth。栅压K1;K2，……，匕通过电容耦合到库仑岛上。耦合电容构成了ー个电容的阵列，用于计算总输入值。根据阈值逻辑的定义，通过比较总输入电压与电路阈值就可以得到对应的输出逻辑。当总输入电压大于阈值时，输出为高电平(逻辑“I”)；当总输入电压小于阈值吋，输出为低电平(逻辑“O”)。通过设置合适的电路參数，SET/M0S混合电路对应的输入输出(匕-し)特性曲线如图4所示。输出电压随着输入电压的变化而变化。当输入电压超过某个数值(即电路的阈值，如图4中的400mV)时，输出实现从低电平到高电平的跳变。通过偏置SET的背栅电压(Ketri),可以得到不同的阈值。因此，SET/M0S混合电路能够实现阈值逻辑门的功能。
权利要求1.ー种基于阈值逻辑的SET/MOS混合结构的7-3计数器，包括ー个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；所述七输入阈值逻辑门的输出端经第一反相器与所述八输入阈值逻辑门的第八输入端、九输入阈值逻辑门的第八输入端连接；所述八输入阈值逻辑门的输出端经第二反相器与所述九输入阈值逻辑门的第九输入端连接；所述七、八、九输入阈值逻辑门由SET/MOS混合电路构成。
2.根据权利要求I所述的基于阈值逻辑的SET/MOS混合结构的7-3计数器，其特征在于所述的SET/MOS混合电路包括 一 PMOS管，其源极接电源端Kdd ； 一 NMOS管，其漏极与所述PMOS管的漏极连接；以及 一 SET管，其与所述NMOS管的源极连接。
专利摘要本实用新型涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；该电路仅由3个阈值逻辑门和2个反相器构成,共消耗5个PMOS管，5个NMOS管和3个SET。而基于布尔逻辑的CMOS7-3计数器则要消耗194个晶体管。整个电路的平均功耗仅为6.92nW。相比而言，本实用新型提出的7-3计数器管子数目大大减少，电路功耗显著降低，电路结构得到了进一步的简化，有望应用于乘法器、多输入加法器以及数字信号处理器中。
文档编号H03K21/10GK202435382SQ20122000148
公开日2012年9月12日 申请日期2012年1月5日 优先权日2012年1月5日
发明者何明华, 陈寿昌, 陈锦锋, 魏榕山 申请人:福州大学