开关电路的制作方法
【专利摘要】本发明的开关电路(10A)包括具有输入端子(21)、输出端子(22)及公共端子(23)的第一半导体开关元件～第四半导体开关元件(20)。以在第一半导体开关元件及第四半导体开关元件导通(截止)时剩余的半导体开关元件成为截止(导通)的方式，对各半导体开关元件的输入端子施加脉冲状信号。开关电路具备：第一电容元件(60)，连接在第二半导体开关元件的输出端子与第四半导体开关元件的输入端子之间；及第二电容元件(61)，连接在第二半导体开关元件的输入端子与第四半导体开关元件的输出端子之间。第一及第二电容元件分别具有如下电容：使第四及第二半导体开关元件各自的输入端子与输出端子间的寄生电容在对第四及第二半导体开关元件供给的脉冲状信号的时钟频率的N倍(N为1以上的整数)的频率下降低。
【专利说明】开关电路
【技术领域】
[0001]本发明涉及一种开关电路。
【背景技术】
[0002]已知利用了晶体管这样的半导体开关元件的开关电路(参照专利文献I)。由于在半导体开关元件中存在起因于结构的寄生电容，所以在半导体开关元件的开关动作中产生寄生电容的充放电时间。作为缩短这样的寄生电容的充放电时间的方法，在专利文献I中对半导体开关元件进行过驱动(overdrive)。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1:日本实公平7-47993号公报
【发明内容】
[0006]发明要解决的课题
[0007]然而，在过驱动中，由于必需供给比半导体开关元件的驱动所需的电压(或电流)多的电压(或电流)，所以存在可能破坏半导体开关元件的情形，并且开关电路的功率效率也容易下降。
[0008]本发明的目的在于，提供一种不利用过驱动也能实现开关速度的提升，并且可实现功率效率的提升的开关电路。
[0009]解决课题的手段
[0010]本发明的一个方面的开关电路是如下开关电路:包括具有输入端子、输出端子及公共端子的第一半导体开关元件?第四半导体开关元件，第一半导体开关元件的输出端子与第三半导体开关元件的输出端子相连接，第二半导体开关元件的公共端子与第四半导体开关元件的公共端子相连接，第一半导体开关元件的公共端子与第二半导体开关元件的输出端子相连接，第三半导体开关元件的公共端子与第四半导体开关元件的输出端子相连接，对第一半导体开关元件?第四半导体开关元件的输入端子分别施加脉冲状信号，使得在第一半导体开关元件及第四半导体开关元件为导通状态时第二及第三半导体开关元件成为截止状态且在第一半导体开关元件及第四半导体开关元件为截止状态时第二及第三半导体开关元件成为导通状态。该开关电路包括:第一电容元件，连接在第二半导体开关元件的输出端子与第四半导体开关元件的输入端子之间；及第二电容元件，连接在第二半导体开关元件的输入端子与第四半导体开关元件的输出端子之间。第一电容元件具有如下电容:使第四半导体开关元件的输入端子与输出端子之间的寄生电容在对第四半导体开关元件供给的脉冲状信号的时钟频率的N倍(N为I以上的整数)的频率下降为低于未连接第一电容元件的情形，第二电容元件具有如下电容:使第二半导体开关元件的输入端子与输出端子之间的寄生电容在对第二半导体开关元件供给的脉冲状信号的时钟频率的N倍(N为I以上的整数)的频率下降为低于未连接第二电容元件的情形。[0011]在上述结构中，通过第一及第二电容元件，降低在第四及第二半导体开关元件中存在的寄生电容并且是在输入端子与输出端子之间的寄生电容本身的影响。因此，不利用过驱动也能实现开关速度的提升，并且可提升功率效率。
[0012]上述第一电容元件的电容可设为大致等于第二半导体开关元件的输入端子与输出端子之间的寄生电容。此外，第二电容元件的电容可设为大致等于第四半导体开关元件的输入端子与输出端子之间的寄生电容。
[0013]在该方式中，通过第一及第二电容元件，可进一步可靠地降低在第四及第二半导体开关元件中存在的寄生电容并且是在输入端子与输出端子之间的寄生电容本身的影响。
[0014]发明效果
[0015]根据本发明，可提供一种不利用过驱动也能实现开关速度的提升，并且可实现功率效率的提升的开关电路。
【专利附图】
【附图说明】
[0016]图1是表示第一实施方式的开关电路的概略构成的电路图。
[0017]图2是表示在图1中使用的半导体开关元件的寄生电容与电容抑制元件部的配置关系的一例的图。
[0018]图3是表示电容抑制元件部的电抗曲线与寄生电容的电抗曲线的关系的图。
[0019]图4是表示电容抑制元件部的电路构成的一例的图。
[0020]图5是用于说明通过电容元件的连接可抑制半导体开关元件的寄生电容的原理的图。
[0021]图6是表示其他实施方式的开关电路的概略构成的例子的电路图。
[0022]图7是模拟用的半导体开关元件的模型图。
[0023]图8是与图6所示的开关电路对应的模拟用的电路图。
[0024]图9是表示图8所示的四个半导体开关元件的各个具有全部寄生电容且未连接电容元件的情况下的模拟结果的图。
[0025]图10是表示假定了电容元件的连接的情况下的模拟结果的图。
【具体实施方式】
[0026]以下，参照附图对本发明的实施方式进行说明。在附图的说明中，对同一元素标注同一标号，且省略重复的说明。附图的尺寸比率并非必需与所说明的部分一致。
[0027]图1是表示本发明的一实施方式的开关电路的概略构成的电路图。开关电路IOA为差动型的开关电路。
[0028]开关电路IOA包括四个半导体开关元件20、20、20、20。半导体开关元件20为MOS型场效应晶体管(MOSFET)。MOSFET的例子包括功率M0SFET。半导体开关元件20具有作为输入端子的栅极端子21、作为输出端子的漏极端子22、及作为公共端子的源极端子23。在以下的说明中，在将四个半导体开关元件20相区别而进行说明的情况下，也将四个半导体开关元件20、20、20、20称为半导体开关元件20a、20b、20c、20d。半导体开关元件20的构成元素及对应于半导体开关元件20而设置的构成元素也设为相同。
[0029]在开关电路IOA中，半导体开关元件(第一半导体开关元件)20a的漏极端子22a与半导体开关元件(第三半导体开关元件)20c的漏极端子22c相连接。半导体开关元件(第二半导体开关元件)20b的源极端子23b与半导体开关元件(第四半导体开关元件)20d的源极端子23d相连接。
[0030]在漏极端子22a与漏极端子22c的连接点及源极端子23b与源极端子23d的连接点，分别连接有第一电源Pl及第二电源P2。第一电源Pl对漏极端子22a、22c供给正电压Vdd。第二电源P2对源极端子23b、23d供给负电压Vss。
[0031]半导体开关元件20a的源极端子23a与半导体开关元件20b的漏极端子22b相连接。半导体开关元件20c的源极端子23c与半导体开关元件20d的漏极端子22d相连接。即，半导体开关元件20a与半导体开关元件20b及半导体开关元件20c与半导体开关元件20d分别串联连接。
[0032]源极端子23a与漏极端子22b的连接点、及源极端子23c与漏极端子22d的连接点经由负载40而连接。负载40可为电感元件等电感负载，也可为电阻负载。
[0033]开关电路IOA可包括用于对各半导体开关元件20a、20b、20c、20d进行开关的驱动电路30。驱动电路30为对各半导体开关元件20a?20d进行脉宽调制(Pulse WidthModulation:PWM)控制的栅极驱动电路。驱动电路30对各半导体开关元件20a?20d供给PWM信号。在以下的说明中，为了明确驱动电路30中对半导体开关元件20a?20d分别供给PWM信号的部分与半导体开关元件20a?20d的对应关系，如图1所示，也称为驱动电路30a?30d。驱动电路30可对半导体开关元件20a?20d公共地设置，但也可对每个半导体开关兀件20a?20d设置。
[0034]驱动电路30a、30d的各个对半导体开关元件20a、20d的栅极端子21a、21d供给正相的PWM信号。同样地，驱动电路30b、30c的各个对半导体开关元件20b、20c的栅极端子21b,21c供给反相的PWM信号。PWM信号具有调制频率fM、及作为对各半导体开关20a?20d进行开关的开关频率的时钟频率faK。PWM/[目号可通过以比较器等对具有调制频率fM的信号波(例如正弦波)与具有时钟频率的三角波进行比较而生成。对栅极端子21a?21d供给的PWM信号的时钟频率相同。在各半导体开关元件20a?20d与对应的驱动电路30a?30d之间表不的电阻Rco表不与各半导体开关兀件20a?20d的栅极端子21a?21d连接的驱动电路30a?30d的输出阻抗。在各半导体开关元件20a?20d的源极端子23a?23d与驱动电路30a?30d之间连接有第三电源P3a?P3d。第三电源P3a?P3d的正极连接到对应的源极端子23a?23d，第三电源P3a?P3d的负极连接到对应的驱动电路30a?30d。由此，对驱动电路30a?30d供给以源极端子23a?23d为基准的预定的负电压。该预定的负电压的大小的例子为-1iv。
[0035]在上述构成中，一方面，通过驱动电路30a及驱动电路30d对半导体开关元件20a、20d供给正相的PWM信号，另一方面，通过驱动电路30b及驱动电路30c对半导体开关元件20b,20c供给反相的PWM信号。因此，在半导体开关元件20a、20d为导通状态时，半导体开关元件20b、20c成为截止状态，电流沿图1中的箭头Al的方向流动。另一方面，在半导体开关元件20a、20d为截止状态时，半导体开关元件20b、20c成为导通状态，电流沿图1中的箭头A2的方向流动。因此，对应于PWM信号，可切换流经负载40的电流的方向。因此，通过采用电感负载作为负载40，可将开关电路IOA应用于换流器(inverter)中。此外，通过连接例如电动机作为负载40，可利用开关电路IOA驱动电动机。[0036]为了伴随该开关提高功率效率，开关电路IOA包括分别与半导体开关元件20a、20c连接的电容抑制元件部50，并且包括电容元件60、61。也将与各半导体开关元件20a、20c连接的电容抑制元件部50称为电容抑制元件部50a、50c。
[0037]图2是用于说明在半导体开关元件中存在的寄生电容与电容抑制元件部的关系的附图。如图2所不,在半导体开关兀件20的各端子间存在寄生电容Ces、CeD、CDS。寄生电容Ces为栅极端子21与源极端子23之间的寄生电容。寄生电容CeD为栅极端子21与漏极端子22之间的寄生电容。寄生电容Cds为漏极端子22与源极端子23之间的寄生电容。在图2中，将寄生电容Cds表示为电容元件。
[0038]为了抑制寄生电容CesXeilXDs中的至少一个，在半导体开关元件20上连接有至少一个电容抑制元件部50。电容抑制元件部50连接在应抑制的寄生电容Ces、CGD, Cds所存在的端子间。此时，电容抑制元件部50与应抑制的寄生电容CesXwCds并联连接。在图2中，作为一例，表示有在栅极端子21与漏极端子22之间连接电容抑制元件部50来抑制寄生电容CeD的情况下的方式。将寄生电容CesXaiXlis中应通过电容抑制元件部50抑制的寄生电容称为寄生电容Cx。
[0039]电容抑制元件部50在PWM信号的时钟频率的N倍(N为I以上的整数)的频率下抑制半导体开关元件20的寄生电容Cx。电容抑制元件部50以满足以下条件的方式构成。
[0040]条件⑴:在PWM信号的时钟频率的N次谐波的角频率下，寄生电容Cx的阻抗与电容抑制元件部50的阻抗的大小相等且它们的符号相异。
[0041]条件(ii):与半导体开关元件20的栅极端子21连接的驱动电路30的输出阻抗Rco充分小于半导体开关元件 20的输入阻抗。在图1所示的电路构成中，对于半导体开关元件20a~20d的输出阻抗为驱动电路30a~30d的输出阻抗，且对应于在半导体开关元件20a~20d与对应的驱动电路30a~30d之间表示的电阻Rro的电阻值。
[0042]在将电容抑制元件部50的电抗设为作为角频率ω的函数的Χ(ω)时，上述(i)以式⑴表示，(?)以式⑵表示。即，电容抑制元件部50以满足式⑴及式(2)的方式构成。在以下的说明中，也将Χ(ω)称为电容抑制元件部50的电抗曲线。
[0043][数I]
[0044]
【权利要求】
1.一种开关电路，包括具有输入端子、输出端子及公共端子的第一半导体开关元件?第四半导体开关元件，所述第一半导体开关元件的输出端子与所述第三半导体开关元件的输出端子相连接，所述第二半导体开关元件的公共端子与所述第四半导体开关元件的公共端子相连接，所述第一半导体开关元件的公共端子与所述第二半导体开关元件的输出端子相连接，所述第三半导体开关元件的公共端子与所述第四半导体开关元件的输出端子相连接，对所述第一半导体开关元件?第四半导体开关元件的输入端子分别施加脉冲状信号，使得在所述第一半导体开关元件及第四半导体开关元件为导通状态时使所述第二半导体开关元件及第三半导体开关元件成为截止状态、且在所述第一半导体开关元件及第四半导体开关元件为截止状态时使所述第二半导体开关元件及第三半导体开关元件成为导通状态，该开关电路具备: 第一电容元件，连接在所述第二半导体开关元件的输出端子与所述第四半导体开关元件的输入端子之间；及 第二电容元件，连接在所述第二半导体开关元件的输入端子与所述第四半导体开关元件的输出端子之间， 所述第一电容元件具有如下电容:在对所述第四半导体开关元件供给的所述脉冲状信号的时钟频率的N倍的频率下，使所述第四半导体开关元件的输入端子与输出端子之间的寄生电容降为低于未连接所述第一电容元件的情形，其中，N为I以上的整数， 所述第二电容元件具有如下电容:在对所述第二半导体开关元件供给的所述脉冲状信号的时钟频率的N倍的频率下，使所述第二半导体开关元件的输入端子与输出端子之间的寄生电容降为低于未连接所述第二电容元件的情形，其中，N为I以上的整数。
2.如权利要求1所述的开关电路，其中， 所述第一电容元件的电容大致等于所述第四半导体开关元件的输入端子与输出端子之间的寄生电容， 所述第二电容元件的电容大致等于所述第二半导体开关元件的输入端子与输出端子之间的寄生电容。
【文档编号】H03K17/04GK103563253SQ201280025463
【公开日】2014年2月5日 申请日期:2012年4月2日 优先权日:2011年6月6日
【发明者】藤川一洋, 志贺信夫, 大平孝, 和田和千, 石冈和也 申请人:住友电气工业株式会社, 国立大学法人丰桥技术科学大学